国际半导体技术发展路线图2008年更新版综述(二)_国际半导体发展路线图

　　32008年更新:技术工作组总结 　　 　　 3.1 系统驱动和设计 　　 在ITRS 2008年更新的“设计”和“系统驱动”中,我们专注于下面描述的几个选定的关键信息和更新内容。
　　 首先,我们已经确认了软件作为半导体产品的不可或缺的组成部分,软件设计生产率作为整体设计生产率的关键驱动因素。我们将在表中加入系统级设计的几行数据,并且强调生产率的增长只有在大量地使用专用的多核架构时,才能使生产率持续增长。
　　 我们已经开始分析哪一种专有设计技术能够实现可行的制造技术控制需求,例如CD控制,以及控制的程度,并预期这个影响分析能够在次年完成。
　　 关键的系统驱动因素(MPU、消费移动电子产品、消费固定电子产品等),已经在2008年进行了精度和完整性方面的更新,但是没有主要的变化。在2009年及以后,我们将继续扩展基于关键市场(例如医疗电子和汽车电子产品)的系统驱动因素。我们也对特定的技术需求,例如高性能产品的栅长,进行了3年1周期的专门的初步影响分析,包括对我们系统驱动的影响。预计对驱动因素的影响很小,或者有可能根本不相关。
　　 对特定的驱动因素(消费电子产品),我们改进了对功率的建模,以更加现实地反映动态功耗的路线图。结果是存储器动态功率大约要比以前的建模结果小一个数量级。我们也开始寻找新的关键驱动需求,包括对它们的可行性颜色的设置(例如,红色表明对便携式设备其功率超过极限1瓦)。对未来的驱动因素,我们将考虑增加便携式消费电子产品驱动因素中的RF/模拟/混合信号成分,并且可能会增加新的“无线”驱动因素,或扩展现有的驱动因素。
　　 在“More than Moore”方面,正在开发一套新的设计需求和解决方案,着重考虑了新的功能多样化的趋势。特别地,正在开发一套新的与系统级封装集成相关的系统驱动参数,并且可能在2009版ITRS中进行部署。
　　 最终,在ITRS“设计”和“系统驱动”这两章中,能量因子对设计技术的直接影响越来越大,这个趋势在几年前就开始了。功耗已经成为了芯片设计的一级限制因素,我们已经将其确定为过去5年之内最为困难的3个挑战之一。漏电流功耗,包括它的离散性,也成为未来15年内显著的长期威胁和关注焦点。与能耗相关的挑战是基于世界范围内越来越广泛应用的IT设备。
　　 3.1.1 系统驱动
　　 SOC消费电子驱动的设计生产率趋势如表SYSD2。
　　 3.1.1.1 SOC便携式消费电子功耗趋势
　　 尽管设计复杂度是一个重要的趋势,功耗也是SOC-便携式消费电子芯片设计的关键因素。图SYSD6显示了总的芯片功率的趋势,使用来自于“PIDS”一章的晶体管性能参数,“互连”一章中的“互连技术需求表”中的互连性能参数,以及上面表SYSD2的电路复杂度参数。我们注意到了以下要点:
　　 ●这里应用的模型是简单地由现有的技术外推得来,这样,得到的功耗水平要远远超过需求。
　　 ●“设计”这一章中讨论了可能的解决方案。对便携式消费电子SOC的特殊的解决方案包括基于功耗分析和定制化的PE实现的高层次设计阶段的架构优化。
　　●由于电源电压在未来的非连续性变化,逻辑开关(即动态)动态功耗也在2011年-2012年、2014年-2015年、2017年-2018年、2019年-2020年等期间表现出时上时下的变化。
　　 3.1.1.2 SOC固定消费电子产品(SOC-CS)驱动因素
　　 SOC-CS(comsumer stationary,固定消费电子产品)是一个能够代表SOC设计的驱动因素,它包括了数字消费电子设备的很广泛的一系列应用,包括高端游戏机,和那些通常在非移动环境下使用的设备。这类设备的一些关键特征如下:
　　 ●处理性能是最重要的区分因素。如图SYSD9所示,在2022年需要的处理性能将达到70TFlops以上。
　　 ●由于功能主要由软件来实现,因此需要较高的处理能力,所以这个SOC必须具有很多数据处理引擎(Data processing engine,DPE)。
　　 ●和SOC便携式消费品门类相比,在单位功耗的性能方面要逊色一些,但是在功能的灵活性方面(也即增加或修改功能方面)要更强一些。
　　 ●由于增加或修改功能比较容易,SOC固定式消费电子的产品寿命相对较长,这是由于它比较容易增加或修改功能,因此应用的领域比较广。
　　 3.1.1.3 SOC固定式消费电子性能趋势
　　 SOC固定式消费电子驱动的处理性能可以假设为:处理性能的提高将和器件性能和SOC中DPE数的乘积成正比。图SYSD10显示了固定式消费电子处理性能的趋势。处理性能的需求将在未来的15年之内增长250倍以上。实现需要的性能的重要的可能解决方案包括最大化提升器件性能的各种各样的设计技术(特别是在逻辑电路和物理设计阶段)。自动化的设计方法,例如高层次综合,当然也是很重要的。
　　 “系统驱动”图表更新
　　 3.1.1.4 SOC消费电子便携式(SOC-CP)驱动
　　 3.1.2 设计
　　 3.1.2.1 技术改善的小结
　　 3.1.2.2 设计的困难和挑战
　　 横向挑战1-设计生产率(design productivity)为避免设计成本的指数增长,片上的功能设计生产率的整体增长率一定要大于每个技术代两倍。设计、验证和测试的复用能力(包括移植和模拟/混合信号以及射频设计的核的复用)也必须以大于每个技术代两倍的速度增长。有关需要包括:(1)验证,现在已是一个关键瓶颈,甚至达到了危机的程度;(2)支持更高层次的系统设计交付的、可靠的和可预测的硅实现组件;(3)嵌入式软件设计,对于SOC生产率来说它已经成为最关键的挑战;(4)特别是对MPU设计环境,大型的、人员分布广泛的设计组织使用不同来源的设计工具,生产率的提高是一个挑战;(5)模拟和混合信号的设计和测试的自动化设计方法,这些也是SOC和AMS系统驱动的要求。这些改进将需要归一化的设计质量标准作为设计质量、一次性设计工程成本、一次性制造工程成本、可变制造成本、以及半导体产品价值的量度指标。诸如稳定性、可预测性和互用性等设计技术质量指标也必须同时发展和改进。新的设计技术的上市时间也必须加快,例如使用能提高协同工作能力和设计技术复用的标准和平台。
　　 横向挑战2-电源管理(power management)平面CMOS器件的非理想比例缩小,以及互连材料和封装技术的发展路线图,对功率管理和电流输送提出了多种挑战,主要内容包括:(1)“系统驱动”一章中提到的MPU和便携式消费电子驱动要求在逻辑电路规模和吞吐率呈指数增加的情况下,活动功耗和待机功耗保持平稳。设计技术必须要解决功耗管理的差距。(2)随着功率密度不断地增加,可靠性和性能受热影响会变得更差;而不断减小的电源电压,将使开关电流和噪声变得更加恶化。这些趋势将给芯片上的互连资源(例如:在路线图“装配和封装”一章中控制IR压降、焊凸的量和钝化层窗口的大小)、自动测试设备极限、甚至老化的方法带来压力。(3)将高性能、低运行功耗、低待机功耗等优势集成在一起,要求进行功耗优化,同时从各个方面采取措施; 包括在一个核内同时使用多个不同的Vt、Tox和Vdd;而在结构、操作系统和应用软件层次也同时使用了另外的功耗优化方法。(4)漏电流功耗随关键工艺参数(如栅长、氧化层厚度和阈电压等)的变化而指数性地变化;这给按比例缩小和离散性控制带来了严峻的挑战。
本文为全文原貌 未安装PDF浏览器用户请先下载安装 原版全文 　　 横向挑战3-可制造性“红色壁垒”――根本不知道是否能解决的技术需求,在路线图中将变得越来越普遍。另一方面,一些挑战在路线图中单个技术领域难以解决,但如果和设计技术合作则有可能解决,或者解决得更划算。设计部门和其它有关制造部门得当联系和合作,推动了可制造性技术的发展,为此路线图在设计技术中特别安排了单独的可制造性设计一节内容。的确,未来技术是否可行将更取决于在这方面的通信,联系。下面是几个例子:(1)更快地采用新的故障模型(例如:串扰,路径延迟),加上相应的自动测试向量生成(ATPG)和内建自测试(BIST)技术,可能解决测试设备成本和速度面临的限制;(2)使用管芯-封装-板级协同优化和分析,再加上针对系统级封装(SIP)的设计技术,可能减少系统实现成本,增强性能验证,缩短设计开发时间TAT(turn around time);(3)使用针对工艺离散性进行修正的设计技术(例如:考虑到离散性的电路设计,规整性的布图设计,时序结构优化,静态性能验证) 可能放松对光刻工艺中关键尺寸控制的要求,对PIDS(工艺集成、器件和结构),前端工艺,互连技术领域的技术需求,也可能同样得以缓解;(4)使用更智能化的制版和检测流程的接口,可以降低一次性制造费用。
　　 横向挑战4-干扰(Interference)有效地利用资源进行通信和同步,全局互连按比例缩小的趋势,正在越来越多地遇到噪声和干扰的妨碍。在逻辑、电路和物理设计中流行的信号完整性方法学(signal integrity methodologies)显然可以升级到100纳米技术代,但已经快要达到它们应用的极限。这些方法包括在长互连结构中插入驱动器的规则、压摆率控制规则、提供电源/地线分布设计,控制电感影响等内容。混合信号和射频元件的按比例缩小和SOC集成需要更灵活有效的方法学。这些问题包括噪声容限(尤其在低功耗器件和动态电路中);大量互连的电感和电容耦合;电源电压的IR压降和接地反弹;温度对器件关断电流和互连电阻的影响;以及衬底耦合等等。在各个设计层次上改进特征分析、建模、噪声和干扰的分析和估计,是对设计技术的一项根本挑战。
　　 横向挑战5-可靠性放松对器件和互连百分之百正确性的要求,可以显著地降低制造、验证和测试成本。工艺的按比例缩小,导致更多的信号、逻辑、器件和互连的瞬间和永久的信号故障;无论如何,它们最终都将促成这种变化趋势。下面是几个例子:(1)在65纳米以下,单事件扰动(软错误)将严重影响产品现场使用的可靠性,不仅对存储器是如此,而且对逻辑电路也是这样。(2)由于供电电压的减小(导致老化时间的指数性增长),当前加速寿命试验(老化)的方法变得不可行;甚至老化炉的功耗也无法承受。(3)原子尺寸效应需要有新的“软”缺陷标准,例如针对非毁灭性的栅氧击穿。当系统变得如此之大,以致不可能在制造结束进行功能测试时,通常将要优先考虑在设计中自动插入增强鲁棒性的结构。可能的措施包括:冗余逻辑的自动引入、针对容错的片上重配置、自适应和自纠错或自修复电路的开发,以及基于软件的容错设计等。
　　 3.1.2.3 系统级设计更新
　　 更新的表DESN2给出了对图DESN1中描述的硬件和软件设计成本演化的细节。
　　
　　附录2:设计技术DT的成本和价值
　　
　　 人力成本
　　 人力成本与“单位人力成本”(按每个工程师每年的雇用成本计算)、“设计复杂度”(根据芯片的行为或器件数计算)和“设计者生产率”(根据一个工程师平均在一年之中可以完成的设计工作量计算)相关:
　　设计人力成本=■
　　 由于设计技术创新提高了工程师的设计生产率,它产生的最大的影响就是对人力成本的影响。为了测算设计技术创新对人力成本的影响,国际半导体技术发展路线图设计工作组委托Gartner/Dataquest对工程师的生产效率进行测算,并计算每个重大的设计技术创新对提高生产率的影响。设计者的生产率在1990年为每年4千门(等效于16000个晶体管),这一年也被视作“RTL方法学”开始的第一年。表DESN12列举了连续的改进过程,灰色的项目代表正在进行中的改进或未来的创新。表中显示设计者的生产率(以每个设计者每年设计的逻辑门数计算)从1990年到2007年每年平均提高39.6%。特别地,每百万门的设计人员数目(设计生产率的倒数)从1990年的250人降低为2005年的8人。然而,单位人力成本自1990年以来也没能保持不变。根据GTX模型,工程师的人力成本每年增长大约5%(假设1990年工资和一般管理费用之和为181,568美元)。然而,这个增长速度在2002年-2005年之间已经放慢到2%。现在,增长速度已经恢复到大约5%,而即便是印度和中国,也报道了IC设计工程师的缺乏。
　　
　　 基础设施成本
　　 每个工程师的EDA工具成本增加率是每年3.9%(自1990年开始,平均每个工程师为99,301美元)。但是,在2002年,增长的速度停滞了,并且在过去的六年内又重新低于历史水平。工业界现在正在从这个衰退中恢复,工具的平均销售价格增长现在预期到2008年将回到的3.9%的典型速度。总的基础设施成本由EDA工具成本与工程师人・年的乘积来决定,并和劳动成本相关:
　　EDA基础设施成本=■
　　 其它的基础设施成本在这个模型中归到“企业一般管理费用”之中。由于平均单位人力成本比EDA基础设施的增加速度要快,因此人力成本在产品开发成本中所占的比例在不断增加。
　　
　　 总的设计成本
　　 为了使本章更加完整,我们再次参考图DESN1,将设计技术创新对便携式消费电子SOC(SOC-CP)的设计成本的影响进行了量化处理。在2007年,SOC-CP平均有17M的逻辑门,意味着消费品/便携式SOC的设计成本(工程师加工具)达到1550万美元左右,再加上2400万美元的软件设计成本:在2007年,软件设计成本超过了硬件设计成本,这是SOC设计史上的第一次。如果没有在1993年到2005年之间出现的6项设计技术创新,那么对相同的SOC来说,仅硬件设计成本就将达到大约9亿美元。此外,如果我们使用2001年版ITRS中“系统驱动”一章中引用的日本半导体路线图第一技术工作组(STRJ-WG1)的估算方法的话,这个差别将会更大;在那个估算中,将新的(复用的)逻辑生产率定为在1999年可以达到36万(72万)门/设计者・人,比Gartner/Dataquest在同年的估算高出6(12)倍。
　　
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