saleae逻辑分析仪 SignalTapⅡ逻辑分析仪教程20150528

逻辑分析仪图文教程

专业班级：电力姓 名：学 号：时 间：

13级2班 郑竣杰 3113001333 2015年5月27日

摘要

对于数电实验三（基于FPGA 设计的十进制加减计数器），我们同学有必要通过逻辑分析仪获取相应的输入输出信息，即在已经将十进制加减计数器设计完毕的基础上，为所设计的十进制加减计数器进行逻辑分析。今笔者通过文字讲解与图片讲解对此进行指导。

参考指导

1. 截图软件：

笔者所用的截图软件为FastStone ，利用实验室的网络亦可以下载，可以为各位同学所得的逻辑数据进行截图；

2. 打开已完成的bdf 界面；

3. 设置时钟信号，并分配相应的引脚，注意在修改bdf 后，需要再一次对原理图进行编译，才能有效地设置引脚；

4. 打开逻辑分析仪；

5. 找到如下图的界面，添加要被监控的信号，选择到的信号才能被监控。实现方法如下：双击空白处来选择；

6. 选择需要检测的引脚，本文中以计数器的使能端e 、复位端reset 、时钟信号输入key1、加减控制信号输入端ud 作为输入信号，而计数器的四位输出q 【0】、q 【1】、q 【2】、q 【3】作为输出信号，来加以实现监控；

7.

确认后，原界面变为如下所示；

8．于逻辑分析仪找到图示界面，选择相应的时钟信号；

9. 点击确认后，将其保存于文件夹中；

25. 返回主界面运行全编译，如果在未进行逻辑分析仪的设置前已经进行了全编译，则这里需要再进行一次；

26. 将FPGA 连接电源，并利用USB 线与计算机连接，注意于逻辑分析仪如下界面

设置硬件输入，并完成扫描；

27. 选取相应的sof 文件；

28.

下载至实验板上；

29. 于逻辑分析仪如下界面中选择auto

analysis;

30. 于逻辑分析仪中点开data 界面，即可得到所监测的数据；若按下相应按键，数据图将会产生相应改变。

（下图状态中，数码管将显示9）

30. 完成逻辑分析。