【具有时钟提取及倍频功能的5Gb/s全速率复接器设计】 时钟倍频

　　摘要:采用SMIC 0.18μm CMOS工艺设计了一个具有时钟提取及倍频功能的5Gb/s全速率2:1复接电路。整个电路由两部分构成,即:全速率2:1复接器和时钟提取及倍频环路。其中,后者从一路2.5Gb/s输入数据中提取出时钟信号,并为前者提供所需的2.5GHz及5GHz的时钟。Pottb?�cker鉴频鉴相器被运用以提高环路的捕获带宽。设计广泛采用了具有速度高和抗干扰能力强等诸多优点的电流模逻辑。仿真结果表明,本电路无需任何参考时钟,无需外接元件及手动相位调整或辅助捕获,就能可靠地工作在2.4～2.9 Gb/s的输入数据速率上。芯片面积为812μm×675μm。电源电压1.8V时,功耗为162mW。
　　关键词:复接器;时钟提取;倍频;鉴频鉴相器;压控振荡器
　　
　　5-Gb/s multiplexer with integrated clock extraction
　　and frequency multiplication
　　
　　SHI Si, WANG Zhi-gong,ZHANG Chang-chun,MIAO Peng
　　(Institute of RF- & OE-ICs, Southeast University, Nanjing 210096, China)
　　
　　Abstract: A 5-Gb/s full-rate 2:1 multiplexer with an on-chip integrated clock extraction circuit with frequency multiplication has been designed and fabricated in SMIC 0.18μm CMOS process. The whole circuit is composed of two parts: a full-rate 2:1 multiplexer and a clock extraction circuit with frequency multiplication. The later circuit extracts the clock signal from one of the input data signals, and provides 2.5GHz and 5GHz clock signals required by the former circuit. The Pottb?�cker phase frequency detector is used to wider the loop captureing bandwidth. The current mode logic is widely used for its advantages such as high speed and reduced time jitter and crosstalk. The simulation results show that the circuit can work reliably at any input data rate between 2.4 and 2.9 Gb/s with no need for external components, reference clock, or phase alignment between data and clock. The chip area is 812μm×675μm. At a single supply voltage of 1.8 V, the total power consumption is 162 mW.
　　Key words: multiplexer; clock extraction; frequency multiplication; phase frequency detector; voltage-controlled oscillator
　　
　　1引言
　　
　　复接器是高速数据通信系统,尤其光通信系统中的一个关键模块。它用来把多路低速数据转换为单(或少)路高速数据,以提高链路的利用效率。
　　复接器可以分为半速率和全速率两种。半速率复接器,由于仅仅需要一路半速率的时钟信号,所以具有结构简单、功耗小等优点;然而,它存在输出数据占空比失真的缺点。全速率复接器则是通过在半速率的输出端增加一个判决器,来对半速率复接器输出数据进行再生整形。当然,这会增加设计的复杂度――全速率复接器不但需要半速率时钟,而且需要全速率时钟,且时钟之间,及时钟与数据之间,要保证严格的相位关系。
　　一般复接电路通常需要芯片外部提供具有所需频率及相位的时钟,或者通过外部提供低频参考时钟,在片进行倍频综合产生所需频率的时钟,并通过延迟锁定环来保持时钟与数据间的相位。这一方面降低了电路集成度,另一方面也增加了整个系统的设计复杂度和成本。
　　过去,高速电路一般采用基于双极性Si、GaAs、InP等材料的工艺来设计,然而随着半导体技术的快速发展,CMOS工艺无论从成本,还是从功耗等角度来讲,都已经成为高速电路设计的首选。
　　因此,本文采用SMIC 0.18μm CMOS工艺设计了一种具有时钟提取及倍频功能的5Gb/s全速率2:1复接电路。本电路能可靠地工作而无需任何参考时钟、外接元件、手动相位调整或外部辅助捕获。
　　
　　2系统设计
　　
　　本次设计的具有时钟提取及倍频功能的5Gb/s全速率2:1复接电路的系统结构如图 1所示。
　　整个电路由全速率2:1复接器电路和时钟提取及倍频环路两部分构成。后者从一路2.5Gb/s输入数据中提取出时钟信号,并为前者提供所需的2.5GHz及5GHz的时钟。其中,2.5GHz时钟提供给半速率复接器用来实现数据的复接,5GHz时钟提供给5Gb/s的数据判决器来完成对半速率复接失真数据的整形。
　　 半速率数据复接器中,时钟与数据之间的确定关系主要由鉴频鉴相器(PFD)来保证,而数据判决器的时钟与数据之间的相位关系是建立在前面的相位关系的基础上,通过精确的时延控制、布板及后仿真来实现的。由于数据判决器部分工作速度比较高,所以这部分需要设计者更加认真地对待。
　　倍频功能的实现其实是通过在普通的时钟数据恢复电路中增加一个除二分频器来实现的,当然这也要求压控振荡器(VCO)的工作频率加倍。
　　时钟提取及倍频环路由Pottb?�cker鉴频鉴相器[1]、电荷泵、环路滤波器、5GHz环形振荡器和5GHz分频器组成。
　　Pottb?�cker鉴频鉴相器被用来提高环路的捕获带宽。环形VCO在Bang-bang环路中是受欢迎的,除了因为它占用较小的芯片面积以外,还由于它具有较小的调谐时延;而它存在的较差的相位噪声,正好可以由Bang-bang环路较大的带宽而得以抑制。
　　
　　3电路设计
　　电流模逻辑由于存在速度高、抗干扰能力强等诸多优点,被广泛应用于以下电路中。
　　
　　 3.1时钟提取电路
　　时钟提取电路如图1所示,首先鉴频鉴相器比较输入数据信号和VCO分频后的时钟信号得到两者之间频率与相位关系的电压信号,然后这个电压信号经过电荷泵转化成电流信号。最后由环路滤波器产生的控制信号控制环形压控振荡器产生时钟信号,经分频器分频后反馈回鉴频鉴相器。由于使用电荷泵锁相环结构,生成的时钟信号与数据信号之间的相位关系恒定。该时钟通过一定的延时电路即可满足后续的复接电路对时钟信号的相位要求。
本文为全文原貌 未安装PDF浏览器用户请先下载安装 原版全文 　　与只使用鉴相器的锁相环电路相比,使用鉴频鉴相器可以减少捕获时间,提高环路的锁定范围。本电路采用的鉴频鉴相器,如图 2所示,由一个鉴相器、一个正交鉴相器和一个鉴频器组成。其中鉴相器和正交鉴相器电路结构相同,为一个双边沿采样的D触发器,由两个锁存器和一个选择器构成。鉴相电路用输入数据采样时钟信号来判别相位的超前或者滞后,鉴频电路通过数据采样同相或者正交时钟的相位关系可以判别频率的高或者低。鉴频器与鉴相器电路的唯一区别在于选择器的电路,前者的选择器可以提供三态输出。
　　 采用如图 3中所示的三级环形压控振荡器[2]产生5GHz的时钟信号。电路使用了“电路折叠”方法来折中电压余度和VCO的灵敏度。压控振荡器的每级单元电路使用带有可变的负电阻负载的源级耦合逻辑(SCFL)差动电路,通过偏置电流调节交叉耦合晶体管表现出的负阻值,从而调节振荡器的频率。由于电阻在工艺中偏差较大,所以电路中用PMOS场效应管代替电阻作为负载。为了防止M1和M2的支路上没有电流流过,电路增益降为零会停止振荡,在M1和M2下方的镜像电流源处并联一个小的恒流源,从而保证M1和M2始终保持导通,同时提高VCO的线性度。
　　 分频器常见的构成方式有两种:由触发器构成数字分频器,以及模拟的再生分频器。本次设计采用前一种结构的1:2分频器。1:2分频器的框图如图 4所示,由2个相同的SCFL锁存器交叉耦合构成。每个锁存器在时钟的作用下周期性地交替工作在采样和保持模式,实现了二分频功能。
　　
　　 3.2复接电路
　　如图 5所示复接电路部分由一个2:1复接器和一个D触发器数据判决电路组成。2:1复接器采用并行复接主从-主从主结构,两个数据通道中的锁存器对数据进行调整和延时,使之错开半个时钟周期。通过调整缓冲器的延时可以使数据选择器的时钟正半周在第一路数据的中心采样,时钟负半周在第二路数据的中心采样。复接出的数据再经过5GHz的时钟进行判决,从而消除脉冲失真形成的毛刺。基本的单元电路如锁存器、选择器、时钟的输入缓冲器、判决器都使用了SCFL电路。SCFL电路的传输延时受晶体管特性(如阈值电压等)的影响较小,这有利于减小由于晶体管的非线性导致的时钟信号的畸变[3]。同时, SCFL逻辑电路输出信号摆幅大,输入的负载电容小,所以容易提高工作速度,与CMOS逻辑相比,在高速的条件下也有低功耗的优势[4]。
　　
　　4版图设计及仿真结果
　　
　　设计采用了Cadence公司的电路仿真软件Spectre,以及SMIC公司的CMOS工艺参数。在设计电路版图时,为了提高系统性能,作了以下考虑:振荡器采用深N阱隔离;由于分频器到PFD之间的走线比较长,尽量采用高层金属走线;为了减少时钟信号之间的干扰,相邻的时钟走线的间距大于5μm。本电路包括环路滤波器在内全部集成在片内,包括焊盘芯片面积812μm×675μm,芯片版图如图 6所示。
　　 图 7所示为模拟得到的从2.5Gbps数据中提取出的5GHz时钟,输出摆幅400mV,峰峰抖动11 ps。
　　 图 8所示为模拟得到的两路2.5Gbps数据复接出的5Gbps数据眼图,峰峰抖动9.6 ps。
　　
　　5总结
　　
　　本文采用SMIC 0.18μm CMOS工艺设计了一个具有时钟提取及倍频功能的全速率2:1复接电路。整个电路由全速率2:1复接器电路和时钟提取及倍频环路两部分构成。后者从一路2.5Gb/s输入数据中提取出时钟信号,并为前者提供所需的2.5GHz及5GHz的时钟。
　　仿真结果表明,本电路无需任何参考时钟、外接元件及手动相位调整或辅助捕获,就能可靠地工作在2.4~2.9Gb/s的输入数据速率。芯片面积为812μm×675μm。电源电压1.8V时,功耗为162mW。
　　
　　参考文献
　　[1] Pottb?�cker A, Langmann U. A Si bipolar phase and frequency detector IC for clock extraction up to 8 Gb/s. IEEE J Solid-State Circuits, 1992, 27: 1747
　　[2] Razavi B. Design of integrated circuits for optical communications. New York: McGraw-Hill, 2003
　　[3] SESH ITA T, IKEDA Y, WAKIMOTO H, et a1. A 20 GHz 8 bit multiplexer IC implemented with 0. 5μm WNx/W2Gate GaAs MESFET’s[J]. IEEE Journal of Solid-State Circuits, l994, 29 (12): l583-l587.
　　[4]Sung-Mo K, Yusuf Leblebici. CMOS Digital Integrated Circuits Analysis and Design[M]. Third Edition. 北京:清华大学出版社, 2004.
　　
　　作者简介
　　施思,硕士研究生,主要研究方向为光通信用超高速集成电路设计。
　　王志功,教授,博士生导师,长江学者特聘教授,主要研究领域为射频、超高速及生物用集成电路设计。
　　张长春,博士研究生,主要研究方向为光通信用超高速集成电路设计。
　　苗澎,副教授,硕士生导师,主要研究领域为超高速集成电路及系统设计。
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