基于TSMC55工艺的ELC流程_制盐工艺流程图

　　摘要:相对于TSMC65纳米工艺,TSMC55纳米工艺提供了更小的面积、更快的速度。ELC不仅可以检查厂商提供的65纳米标准单元库,还可以产生相应的55纳米标准单元库。本文首先介绍了ELC特征化技术原理,在没有相应ARM55标准单元库的情况下,通过对ARM65标准单元库进行ELC特征化流程,得到速度更快的ARM 55标准单元库。并将其应用在实际的设计中进行综合,综合结果与厂商提供的经验值一致。
　　关键词:ELC,GDS,Shrink
　　
　　ELC process with TSMC55 technology
　　
　　MENG Shao-peng, MA qiang
　　(East China Research Institute of Electronic Engineering, Hefei 230031,China)
　　
　　Abstract: Compared with TSMC 65 nm technology, TSMC 55 nm technology can provide smaller area and higher frequency. ELC (Encounter Library Characterization) not only can check the 65nm standard cell library from foundry, but also can generate the corresponding 55 nm standard cell library. This paper firstly presents a simple view of the ELC design concept, then we generate the 55nm standard cell library by applying ELC design flow on 65nm standard cell library and use it in an actual design synthesis. Experimental results demonstrate perfect consistency with values provided by foundry.
　　Keyword:ELC;GDS;Shrink
　　
　　1前言
　　
　　随着超深亚微米技术的不断发展,特别是当设计转向90 nm以下工艺节点之后,流片成本不断增大,同时新的工艺由于其不稳定性导致流片良率下降。同时,电子产品特别是便携式消费电子类产品设计规模不断增大,导致芯片面积、功耗也线性增长。这在客观上就要求设计师追求更短的沟道长度即更加先进的工艺,以便改善芯片的面积、功耗等等,这样就与前面提到的新工艺带来的成本、良率等问题产生矛盾。
　　在这种情况下,生产厂商提供了half_node工艺,即在原有工艺基础上通过shrink GDS文件的尺寸,来减少芯片的尺寸,比如65 nm的产品通过shrink变成55 nm的产品。下面以TSMC 65 nm 工艺Shrink到55 nm工艺的过程为例,Shrink带来的好处是芯片流片出来的面积是原来的81%,而整个芯片的速度可以增加5%~10%。TSMC 55 nm工艺需要相应的库即55 nm库来支持,从而实现综合及物理实现过程。但是有些IC公司只有支持标准工艺的库而缺乏half_node工艺的库。本文通过对ARM提供的基于TSMC 65 nm库进行ELC的流程,得到 55 nm的标准单元库,经过综合得到shrink后芯片的时序结果。
　　
　　2ELC特征化技术
　　
　　 ELC (Encounter Library Characterizer)[1],在安装sign off工具ETS时会自动安装在其子文件夹下。ELC通过提取原有库文件,建立仿真环境,然后通过调用仿真工具(HSPICE、SPECTRE、ELDO)对库里的标准单元进行仿真并且得到仿真结果。ELC主要有以下步骤:
　　 (1)分析spice格式下的电路类型、功能、逻辑结构。
　　 (2)产生电路的功能模型。
　　 (3)生成电路的定义文件,包括PIN之间的延时、方向等特性。
　　 (4)定义仿真环境,包括电压、温度、输入斜率、输出负载等参数。
　　 (5)启动并执行仿真工具。
　　 (6)产生ALF文件,通过ALF文件转换成需要的.LIB格式。
　　在用elc进行单元库的特性化的时候,需要外部文件包括带寄生参数的cell spice netlist和spice model文件。内部需要设置的文件包括elccfg file,simulation setup file以及property file。其中最重要的是elccfg file,是用来设置整个elc运行的环境。文件的名字是固定的,不能更改,在启动elc时,工具会自动寻找这个文件。Simulation setup file用来定义仿真的条件,如voltage,temperature,process corner,以及input slew和output loading等。Property file是用来指定liberary和cell的相关信息,包括footprint,area等信息都在这里指定,这个文件是给alf2lib命令使用的。
　　simulation setup file是由db_prepare命令产生,默认的文件名为elc.st,在产生仿真文件之前需在elccfg中指定原始的库文件,仿真文件就是从该库文件抽取出来的。model setup file 的内容包括spice model 的路径以及指定的corner。其格式如下所示:
　　.lib‘/home/work/elc_run/CLN55GPOJS_1d8_1k_v1d 1p2.l” TT
　　
　　3基于TSMC 55工艺的ELC流程
　　
　　库由ARM提供,为了提高频率、减小芯片面积,需要走half_node流程,即将65 nm工艺缩小到55 nm的工艺,同时ARM并未提供55 nm的标准单元库。
　　为了产生ARM55纳米标准单元库,首先将65 nm标准单元的GDS2文件读入Calibre[2],并且调入TSMC提供的55 nm PDK的DRC、LVS RULE文件,确定无DRC、LVS错误。并且由Calibre XRC抽取库文件的参数,得到带由寄生参数的spice netlist。
　　 XRC抽取寄生参数分为三个步骤
　　 (1)抽取得到PHDB文件。
　　 (2)抽取得到PDB文件。
　　 (3)抽取得到带寄生参数的spice netlist。
　　其中PHDB文件包含了版图信息、电路连接关系,PDB文件包含了每个NET的参数信息,最后生成的带寄生参数的spice netlist用来在ELC仿真。需要注意的是在分别执行三个步骤的RULE file 应该是同一个,即TSMC 55 nm工艺PDK提供的SVRF文件。
　　下面是此次实验中elccfg文件的内容,其中EC_SIM_TYPE = ”SPECTRE”,指定了仿真工具为SPECTRE。仿真工具可以为SPECTRE、HSPICE、ELDO。EC_CHAR = “ECSM-TIMING”;指定了仿真种类即进行时序的仿真,同时还可以定义需要的仿真种类例如功耗等。SUBCKT = “tcbn55gplus_100b_lpe.spi” 指定了带寄生数的spice netlist。EC_AVERAGE_PIN_CAP设为3是在仿真提取输入PIN电容值的时候取三个点的平均值。EC_BI_DARTIO设置为1.1,是设置bisection仿真时候,采用pass/fail方式时,取pass/fail点的10%为限。EC_HOLD_INTERNAL_FLAG=1是设置在提取hold值时,采用内部节点的方式。DESIGNS可以选择需要进行ELC的标准单元。SETUP文件可以采用db_prepare �create_setup的命令从原始TSMC65的库产生一个样本。XDESIGNS指定了不需要进行ELC的标准单元。
　　* * * * * *
　　
　　EC_SIM_USE_LSF = 1;
　　EC_SIM_LSF_PARALLEL = 4;
　　EC_SIM_LSF_CMD = ” ”;
　　EC_SIM_NAME = ”spectre”;
　　EC_SIM_TYPE = ”SPECTRE”
　　EC_SPICE_SIMPLIFY = 1;
　　EC_AVERAGE_PIN_CAP = 3;
　　EC_BI_DRATIO = 1.1;
　　EC_HOLD_INTERNAL_FLAG = 1;
　　EC_ALF_SIGNIFICANT = 4;
　　EC_SIM_SUPPLY1_NAMES=“VDD VDDL”;
　　EC_SIM_SUPPLY0_NAMES = “VSS”;
　　DESIGNS = “*”;
　　SETUP = “tsmc55g.st”;
　　MODEL = “model.setup”;
　　PROCESS = “TT”;
　　XDESIGNS = “LVL* ISO* TIEH TIEL DCAP* G*”;
　　以下为ELC运行脚本文件内容:
　　* * * * *
　　db_open tsmc55g_tc_25
　　db_preparef
　　db_spieces spectre keep_logkeep_work state
　　db_out lib tsmc55g_tc_25.libprocess TT state output_slew_ratio 0.8
　　db_close
　　
　　4ELC结果与分析
　　
　　 本次实验将对ARM 65 shrink后(即55纳米)的单元库进行ELC,提前得到设计在进行shrink后的性能。以低阈值电压的单元库中BUFX4MA12TL[3]为例,即将elccfg文件中DESIGNS 设置为“BUFX4MA12TL”。 在ARM提供的65纳米标准单元库中BUFX4MA12TL原来的时序lookup_table如图1所示。在进行ELC处理之后,BUFX4MA12TL(shrink为55纳米的标准单元)的时序lookup_table变成如图2所示。
　　 通过对两个lookup_table的比较,可以看出在相同的条件下,ARM 65纳米标准单元库中BUFX4MA12TL 在Shrink后,自身延迟比原来减小了10%~15%。同时将所有标准单元进行Shrink并产生新的单元库,采用新的单元库进行综合,综合结果改善了约10%,该结果与厂商提供的经验值相吻合。
　　
　　5结束语
　　
　　本文提出了基于TSMC55工艺的ELC流程,并且将ARM提供的65纳米标准单元BUFX4MA12TL通过ELC产生了55纳米标准单元的BUFX4MA12TL。将前后二者比较,发现后者比前者快10%~15%。将65纳米单元库整体转换成55纳米标准单元库,同时分别采用二者进行综合,其综合结果与厂商提供的经验值一致。
　　
　　参考文献
　　[1]CADENCE. “Encounter Library Characterizer User Guide” . V8.1.1
　　[2]MENTOR. “Calibre xRC User’s Manual”. V2008.2
　　[3]ARM.“TSMC 65nm CLN65G+LVT Process 12-Track Advantage v2.1 Standard Cell Library Aatabook”