国际半导体技术发展路线图(ITRS)2009年版综述(4)|国际半导体技术路线图

　　4 2009版ITRS的新内容 　　――技术工作组总结 　　 　　 4.1 系统驱动 　　 在2009年,系统驱动工作组对“系统驱动”一章进行了如下更新:
　　 ●详细地更新了SOC消费电子驱动,阐述了在这个门类中更新的原因和细节,以及影响的关键参数例如功耗等。
　　 ●其它的更新,作为必要的内容,也包含在本节之中。
　　
　　 4.2 设计
　　 在2009年,设计工作组对“设计”一章进行了如下更新:
　　 ●开始编制适应性/可靠性路线图。因此,增加(a)横向的挑战;(b)DFM内容;(c)其它的与可靠性相关的内容散见于“设计”一章。
　　 ●来自于“建模和模拟”一章的横向内容。
　　 ●在“测试”一章的同事们的协作下,修订了DFT一节。有了新的DFT困难和挑战表。删去了DFT解决方案表。有新的DFT文字。
　　 ●更新了“路线图特征总表”中功耗方面的挑战。
　　 ●扩展了所有的关键的表和数字,直至2024年,并和2009年路线图的其他表格相一致。
　　 ●在系统级需求表中增加了需求行,以描述系统级设计的影响和更低层次设计对降低功耗的影响。
　　
　　 4.3 测试和测试设备
　　 2009年版的测试路线图包含了对一些技术需求表的显著修改:包括新的“适应性测试”一节;包括对3D硅器件的一些讨论,并在“特殊器件”一节中增加了加速计。一个关于测试成本的调研在2009年完成,其结果包含在“测试成本”一节中给出。对“高速接口”一节进行了大量的更新。本章的其它几节仅包含少量的修订。
　　 适应性测试(adaptive test)已经被用作降低产品测试成本和提高产品成品率的方法。“测试”一章使用了一整节的篇幅来描述适应性测试的概念、挑战、对工程和工厂方法的影响、IT基础设施需求,以及一些实例。
　　 3D(三维)硅器件已经作为关键驱动因素加入到2009年路线图中。3D器件的概念是:多个芯片通过TSV(Thru Silicon Via,硅贯穿通孔)连接起来构成一个设计,以优化器件的成本和性能。将复杂系统集成到一个芯片上的SOC方法学可能需要将多个掩模层加入到一个工艺中,以满足SOC的需求。3D概念使得每个芯片领域都能获得工艺上的优化(即:逻辑电路、DRAM、NVM和模拟电路),但是引入了设计和测试的复杂性。
　　 测试并行性的数据需求表仍有争议,即使新的器件技术已经在2005年引入,典型的功能性引脚数假设已经加入到注释中。然而,随着很多器件使用减少的引脚接口通过晶圆探针测试,因此,并非所有的可能的并行性都能加入到表中。
　　 SOC数据表已经修订,用于反映最近的趋势,同时,本节也做了适当的修改。在逻辑电路技术需求表中,基于公式的修订反映了2009年ORTC表中MPU和消费电子产品晶体管数变化的影响。存储器技术需求表的修订也受到2009年ORTC密度路线图的推动。
　　 RF技术需求表中的载波频率范围分为整体需求和特殊射频需求两类,UWB等技术需要的调制带宽的迅速提高在本版路线图表中被删除。另外,还有一些小的数值变化和一些单元的可行性颜色变化。
　　 探针、探卡、机械手和测试插槽技术需求表有了显著的变化。探针的技术需求表几乎被完全重写,因此,很难对改变进行总结。现在,需要反应特殊的LCD显示驱动的探卡需求,以指定测试这些器件的独特挑战。机械手技术需求的高功率部分(> 10 W),进一步分为中高频率部分(10 -50 W)和高频率部分(> 50 W)。测试插槽现在已经包含了刀片橡胶接触,还有一个技术需求表,显示了对插槽自感的要求:必须要减小到0.3 nH以下,以便能够适当地支持6 GHz,如果要支持20 GHz的话,则要降至0.1 nH以下。
　　 矢量乘数、混合信号、老化和探针卡的困难和挑战表等表格,没有变化或仅有单元可行性颜色上的变化,或只有小的数值变化。
　　 2010年的发展方向
　　 在2010年路线图更新重,只对数据表进行了更新,但是技术工作组将准备2011年的更新,将包括高速测试方面的挑战、DFT方面的提高,并将更新SoC和3D器件等节。
　　 关键的测试驱动、挑战和机遇
　　 4.4 工艺集成、器件和结构
　　 本章分为三大部分:逻辑电路、存储器(DRAM和非易失性存储器),以及可靠性。主要的修订列示如下:
　　 逻辑电路
　　 ●近期的调查和文献显示,栅长的按比例缩小已经不像过去版本的路线图那样激进。在2008年版的ITRS对这个效应进行了主要的修订。对高性能逻辑电路来说,物理栅长Lg的按比例缩小放缓了3-5年,斜率也相应有所变化。同时还观察到,对新的Lg按比例缩小模型来说,CV/I速度指标具有大约每年13%的增加而非17%。对低运行功耗技术来说,也有类似的变化,物理栅长的按比例缩小速度放缓了1-3年,斜率也有变化。在2009年版中,对绝大多数逻辑电路器件来说,和2008版相比都有1年放缓的微小调整。
　　 ●除了CV/I以外,环振延迟也被加入作为更加现实的速度指标。加入了扇出为1和4的两个指标。
　　 ●为了在环振中对CMOS反相器进行仿真,加入了p沟MOSFET的饱和电流。所有的其它参数假设和n沟道MOSFET对称。
　　 ●亚阈值源-漏极漏电流不随时间变化。对高性能、低运行功耗、低待机功耗器件来说,数据分别为100 nA/μm、5 nA/μm、和50 pA/μm。
　　 ●源/漏寄生电阻的标准设置在饱和电流恶化33%(1/3)的水平(相比于理想的、没有任何串联电阻的情况)。
　　 存储器:DRAM
　　 ●更小的4F2单元尺寸将在2011年开始引入。
　　 ●每个芯片的总比特数推迟了1年。
　　存储器:非易失性存储器(NVM)
　　 ●从浮栅类型至电荷陷阱类型的转移推迟了2年,至2012年。
　　 ●3D电荷陷阱闪存推迟了1年,至2014年。
　　 ●从3b/单元到4b/单元的转移延迟了2年,至2012年。
　　 ●NAND闪存半节距拉近了1年。
　　 ●在MRAM表中增加了自旋扭矩转移。
　　 可靠性
　　 ●在可靠性需求规范中的重要修正。
　　 ●强调了电路对器件可靠性的影响。提出了对改革创新的需求及相应的挑战。
　　 困难和挑战
　　 4.5 用于无线通信的射频与模拟/混合信号技术
　　 概述
　　●MEMS(微机械系统)现在在RF和AMS路线图中成为独立的一节。在2007年,它只是“More than Moore”一节的一部分。
　　●3D集成趋势正在影响RF和AMS技术。
　　RF和AMS CMOS
　　●很多产品系列在向新应用迁移时,都跨越了技术代。
　　●电源管理和模拟电路,自90 nm技术代后,受到了一些特定器件的支持;
　　●毫米波CMOS技术在“毫米波”一节进行了讨论。
　　 RF和AMS双极型器件
　　●在2009年RF AMS路线图中,高速HBT进行了重大更新,以反映更高的fMAX / fT比。
　　●高压HBT从本节删除。
　　●本节加入了高速PNP晶体管。
　　●对功率放大器HBT进行了更新,以反映电池电压的预期变化。
　　 用于RF和AMS的片上和片外无源元件
　　●片上:3D集成的电路推动了无源元件的性能的改善。
　　●片外:本节包括无机基板路线图以反映3D集成和仅有无源元件的集成。
　　 功率放大器(0.4 GHz - 10 GHz)
　　●本节讨论了手机的四个重大趋势:1)向更低的寿终电池电压推进;2)更复杂的偏置方案;3)低成本市场推动了CMOS功率放大器;4)功率放大器模块支持的模式越来越多。
　　●讨论了基站方面的两个主要趋势:1)由于GaN的使用不断增加,本节不再讨论GaAs;2)非常高效的架构的使用不断增加。
　　 毫米波器件(10 GHz - 100 GHz)
　　●最大电流参数(Imax)从低噪声器件的技术需求表中移除。
　　●在60 GHz和94 GHz处的最大可用增益(MAG)增加到SiGe HBT和CMOS技术需求表中。
　　●毫米波GaN功率HMET的生产预测延迟至2010年。
　　 MEMS
　　●2009年路线图包括体声波(BAW)器件、谐振器和金属接触、电容性接触开关。
　　●路线图认可了其它的新兴MEMS器件,例如陀螺仪、加速计、麦克风和显示器,以及对亚THz应用的不断增长的兴趣。
　　●仍然需要开发适当的量化指标,例如插入损耗和电容接触开关的调谐率,以及其它的器件或单位面积的关键指标。
　　 困难和挑战(表ITWG5)
　　
　　 4.6 新兴器件研究
　　 2009年版的新兴器件研究一章评估了新兴的逻辑器件和存储器器件,提出了两种不同的解决思路,并增补了一个新的方向――讨论了架构方面的机遇。一个解决思路是基于电荷的器件和技术,用于扩展CMOS器件的按比例缩小至路线图的末期。另一个解决思路探索了“超越CMOS的器件”,它通过执行“增效加速器(synergistic accelerator)”的功能,在近期对CMOS器件进行补充和增强,最终,实现新的信息处理方案。例如,在过去的两年中,对使用其它沟道材料(例如锗或III-V族化合物半导体)的MOSFET的研究已经取得了长足的进展,并开始显露出巨大的潜力,有望将CMOS器件性能的按比例提高延续到路线图的末期。类似地,“超越CMOS的器件”有可能使用粒子的自旋,在CMOS芯片上实现非易失性存储器和逻辑功能,或者使用自旋波来实现信息处理功能。
　　 将这两种解决思路联系起来,2009年“新兴器件研究”新增了一项特殊的新兴信息处理技术:基于碳的纳电子学器件,展示了很高的潜力,并且正在迅速地走向成熟。基于碳的纳电子学,包括碳纳米管、石墨烯以及石墨烯纳米带,在应用于MOSFET器件时,都显露出了潜在的性能优势,和实现新的信息处理器件的物理基础。
　　 几种新的技术正在开始用于非易失性随机存取存储器的研究,提供了可能的性能优势,如高密度、高速度和低功耗等。这些技术的工作机理是基于使用电阻性元件来存储二进制数据。领先的候选对象包括自旋传输矩RAM(Spin Transfer Torque RAM),纳米热RAM(即PCM和熔丝/反熔丝),以及纳米离子RAM(即原子开关和忆阻器[Memristor])。特别令人感兴趣的是这些技术能够按比例缩小至16 nm技术代及以后。两种一直被“新兴器件研究”的前几个版本跟踪和评估的存储器技术,纳米晶体存储器和工程隧道势垒存储器,现在已经达到了足够的成熟程度,在2009年版的路线图中,已经被转移到PIDS和FEP工作组,进行相关的处理。
　　 “架构”一节已经被重写并扩展,以包括新的为新兴逻辑器件和信息处理器件提供基准的研究活动,和新的“存储器架构”一节,以及使用贝叶斯相干网络(Bayesian inference network)进行信息处理的实例,还有对极限的新的分析。这些内容如下所总结:
　　 1. 基准――纳米电子器件研究促进会(Nanoelectronics Research Initiative,NRI)已经开始开发新的方法,用作对19种替代性的、用于进行二进制和专用逻辑运算的信息处理器件进行性能评估的基准。针对选定的三种逻辑门,按照能耗和延迟对布尔逻辑运算的参数进行了小结。这些方法当前已经被开发用于对完全不同的器件技术进行比较。这个基准分析的结果计划在明年完成以后尝试进行发表。
　　 2. 存储器架构在文中进行了讨论,研究使用新的存储器技术来大幅度降低当前存储器技术的能耗。
　　 3. 讨论了一个贝叶斯相干网络的实例,阐述了通过全新的架构来将一种或多种CMOS器件合并在一起,以便能够扩展信息处理技术,在按比例缩小、功耗和性能等方面超越路线图末期终极按比例缩小的CMOS器件。
　　 4. 进行了新的热动力学极限分析,在对新兴器件的物理机制研究中,将波尔兹曼-海森堡极限与数字电路的参数联系在一起。推荐的方法应当能够被扩展,用于估算该种技术中信息处理器的最优的、可实现的性能。
　　 困难和挑战
　　 与新兴器件研究相关的困难和挑战划分为两类,一类是与存储器技术相关的,另一类是与信息处理或逻辑器件相关的,如下表所示。一个挑战是需要有与CMOS工艺流程相兼容的、结合了当前最佳存储器特征的新型存储器技术,能够不断按比例缩小,达到并突破当前的SRAM和FLASH存储器的极限,即22-16 nm。一个相关的挑战是如何保持CMOS逻辑技术按比例缩小至16 nm技术代以后。