[彩色PDP中FPGA的时序控制设计]ddr4内存时序多少为好

　　摘要:彩色 PDP 显示系统是目前大型壁挂式电视、HDTV 和大型多媒体显示技术的发展趋势。本文从 PDP 显示屏的特点出发,介绍了彩色 PDP时序控制的基本结构和基本算法设计,并对比传统的时序设计方法,在FPGA资源和系统性能上有所优化。
　　关键字:PDP;FPGA;彩色等离子体显示屏
　　
　　A Timing Control Design of Color Plasma Display Panel
　　
　　YANG Ju-min
　　(Beijing Hangxing Technology Co., Ltd,Beijing 100013,China)
　　
　　Abstract:Plasma display panel (PDP) is a type of flat panel display common to large TV displays. Many tiny cells between two panels of glass hold a mixture of noble gases. The gas in the cells is electrically turned into a plasma which then excites phosphors to emit light. An FPGA-based timing control system which controls the analog device is designed and optimized in this paper. A new structure is used to reduce the FPGA hardware resources and achieves high speed processing ability.
　　Key word: Plasma; FPGA; Timing Control
　　
　　1引言
　　
　　彩色 PDP 技术不断取得进步, 采用彩色 PDP 的大型壁挂式电视、HDTV 和适用于多媒体显示的大型显示设备都已得到广泛应用。1995 年以来,世界各大厂商相继建线投产各种类型的彩色PDP。逻辑控制波形产生电路的作用是产生各种开关驱动器的逻辑控制信号,从而按照彩色AC-PDP驱动方法的要求产生各电极的高压驱动波形,同时产生高压驱动芯片的控制信号。在研究和开发过程中,需要通过试验确定一种最佳的驱动方法,所以逻辑控制波形产生电路需要产生灵活的、便于修改的逻辑控制波形。因此在设计中应该能够灵活地修改驱动波形,能够在某些参数方面具有现场调试功能,有利于试验中的参数控制。
　　
　　2工作原理
　　
　　逻辑控制波形实际上是由具有固定数值的波形段组成,有的波形段延续时间很长,如图1中一段波形有100多微秒的时间长度,因为逻辑控制波形是直接控制高压驱动电路中MOS开关管,因此要求产生的波形平稳无毛刺,而且我们设计的是对不同的显示屏结构进行驱动,所以要求逻辑控制波形产生电路能够设计灵活、方便修改。
　　固定位宽的逻辑控制波形信号实际上是由多段固定电平相连接而成。图1给出了位宽为4的逻辑波形b[3..0](逻辑控制波形示意)。可以看出每段固定电平具有两个特征数据:电平数据,它表示固定电平波形段中各路信号的状态;维持长度,它表示固定电平波形段的时间长度,每段固定电平可用这两个数据完全地表示出来。
　　 逻辑波形的量化是指维持长度的量化,量化周期决定了波形的精度:量化的周期越小,波形的精度越高,越能无失真地表示原有波形。在常规的逻辑波形产生电路中,在波形量化之后,将电平数据按地址递增或递减的顺序写入只读存储器 ROM 中。如图2所示,当需要输出逻辑波形信号时,只要用一个地址计数器对时钟clk(时钟周期等于量化周期)计数,依次产生ROM的地址信号,ROM的输出就是逻辑波形信号。
　　当逻辑波形中出现维持长度较长的波形段时,量化后将出现一连串重复的电平数据。采用如图2所示的常规存储方式,ROM中将出现地址连续的一连串重复数据,造成存储资源的浪费。例如彩色AC-PDP的驱动波形中,有一段时间长度为125μs 的固定电平,取量化周期为 125 ns,计数器时钟频率为8 MHz,则存储量化后的电平数据将占用1000 个存储单元。如果波形数据为10位,则大约需1 Mbit的存储空间,显然是不实际的。因此,需要对常规的波形数据存储方式进行改进。
　　如上所述,在表征逻辑波形的两个特征数据中,常规的存储方式只存储电平数据,维持长度是通过电平数据一定数目的重复存储来表示的。为了节约存储资源,对于维持长度大于等于3倍时钟周期的波形段,将用两个存储单元分别存储其电平数据和维持长度,而维持长度小于等于2的波形段仍采用常规的存储方式重复存储两次。采用这种改进的存储方式后, ROM 的存储单元有的存储电平数据,有的存储维持长度,所以必须在存储单元中引入一个标志位以便区分。如图3所示。
　　 设存储单元的最高位为扩展标志位,当标志位为1时,表示本单元其余位是波形电平数据;而随后单元是维持长度,存储维持长度单元的标志位为0,反之,当标志位为0时,表示本单元是波形电平数据或维持长度数据,而随后单元一定是电平数据。因此,某单元的标志位为1表明该单元的电平数据需要扩展,扩展长度就是随后单元的数据,这一点在设计逻辑波形产生电路时是必须考虑的。
　　通过对波形数据存储方式的改进,存储波形数据所需的存储空间大大减少,就可以采用片内带有存储单元的FPGA来实现逻辑波形产生电路了。
　　
　　3基本设计
　　
　　随着集成电路技术的不断进步,数字电路的设计方法也发生了显著变革,用 FPGA 设计逻辑波形产生电路也采用自顶向下Top-down设计方法,先对整个系统进行方案设计和功能划分,在用RTL或者原理图方式进行每个功能块的设计, 完成后用FPGA现场编程实现。
　　
　　 3.1 同步电路的设计
　　尽可能在整个设计中只使用一个主时钟,同时只使用同一个时钟沿,主时钟走全局时钟网络。在FPGA设计中,推荐所有输入、输出信号均应通过寄存器接口当作异步接口考虑。当全部电路不能用同步电路思想设计时,即需要多个时钟来实现,则可以将全部电路分成若干局部同步电路,尽量以同一个时钟为一个模块,局部同步电路之间的接口当作异步接口考虑。必须采用多个时钟设计时,每个时钟信号的时钟偏差T 要严格控制。电路的实际最高工作频率不应大于理论最高工作频率,留有设计余量,保证芯片可靠工作。电路中所有寄存器,状态机在单板上电复位时应处在一个已知的状态。
　　
　　 3.2逻辑波形产生电路的设计
　　按照同步电路设计原则,将逻辑波形按照以上方法量化并写入ROM后,波形的输出将取决于ROM的地址信号。基本的逻辑波形产生电路如图4所示,设逻辑波形有n路信号,采用改进的存储方式,将量化的逻辑波形数据按地址递增顺序写入ROM中,ROM的数据总线宽度为n+1位,其中最高位bn是扩展标志位,其余位bn-1~b0是波形数据,电平数据或维持长度。ROM的地址总线宽度取决于逻辑波形的复杂程度,地址产生器产生依次计数的地址信号,ROM的数据总线输出到寄存器的数据输入端。在设计中所有触发器采用同一时钟,可以保证输出的波形光滑无毛刺。
　　 采用同步电路设计,同步时钟clk的周期等于波形的量化周期。扩展判断与控制电路负责判断ROM的波形数据是否需要扩展,同时产生两个控制信号:使能信号en和保持信号hold。en信号接入输出寄存器的使能端。当en=0时,寄存器输出的逻辑波形保持不变;当en=1时,在clk上升沿寄存器将ROM的数据输出。hold信号接入地址产生器中的地址计数器的使能端,当hold=0时,地址计数器停止计数;当hold=1时,地址计数器在clk上升沿计数。在clk控制下,扩展判断与控制电路根据扩展标志位bn来确定en信号和hold信号,其设计的电路图及其时序图如图5所示。
　　 在clk上升沿检测到扩展标志位b31为高后,使hold和en同时为低,b31相当于同步清零地址计数器停止计数和输出波形保持不变,此时,ROM输出的数据是维持长度,在维持长度前两个时钟周期hold变高,使地址计数器又开始计数,再经过一个时钟周期后en变高,寄存器输出有效;再下一个时钟周期,此时波形电平数据2A94783C扩展的长度刚好等于维持长度,输出波形才可以改变。地址产生器是波形产生电路的核心部分,通过控制地址的计数就可以控制ROM中波形数据的组合输出,其内部方框图如图6所示。量化后的波形数据是存储在ROM中的一段地址连续的存储单元中,具有确定的始地址和末地址,需要读取这一段波形数据时,在aload信号为高时地址计数器异步装入ROM中波形数据的始地址,当hold信号为高时计数器在下一个时钟脉冲上升沿从始地址开始计数;当hold信号为低时,表明ROM中的数据需要扩展,地址计数器停止计数,输出地址保持不变。数据扩展完之后,hold信号变低,地址计数器又开始计数产生下一个地址信息;当地址计数器计数到末地址时,比较器会产生一个同步复位信号sclr复位计数器,这一段波形数据输出结束,在下一个aload信号有效时,重新装载下一段ROM数据中的始地址,从而可以输出下一段波形数据信号。
　　
　　 3.3 延时开关设计
　　等离子电路中,模拟电路的控制波形要求精度比较高, 需要能量恢复控制开关和高压控制开关能够很好地配合,才能起到能量恢复的作用。而高压逻辑控制波形和能量恢复逻辑控制波形在逻辑波形输出之后都要通过不同的路径到达MOS控制芯片,因此控制波形到达芯片时的延时也会不同。因此在逻辑波形产生电路中设计了一个能量恢复的延时调整电路,如图7中所示:通过一个按键开关和一个移位方向控制开关来控制。
　　 延时的方向和长度:为了可靠地延时,对控制开关输入采用了防抖动电路,通过对按键的计数产生需要移位的时钟周期数,再送到延时处理电路通过移位进行波形的延时,而且通过时钟频率的改变我们可以得到不同精度的延时波形。通过此电路就可以在调试电路中实时地调整控制波形的延时,通过示波器看到我们经过能量恢复之后的维持脉冲波形。图8给出了一组实测的维持脉冲前沿波形,图(a)~ (d)分别为逻辑波形延时增加的高压维持脉冲。从图中可以看出,维持脉冲前沿的形状与逻辑波形的延迟有关,实际工作采用图(c)时,能量恢复的效率最高,所消耗的功率最小。
　　
　　 3.4 FPGA中ROM波形数据的生成
　　将设计的控制波形产生数据存入FPGA的ROM,采用了一种比较方便的办法,其处理过程如下:在 QuartusII 中 用 Waveform Editor按照控制波形的时间要求画好波形,用Matlab 编制程序处理数据生成FPGA中ROM 格式要求的mif数据文件,然后导入ROM文件。在这个过程中,主要是需要编写的程序,将 Table 文件中的数据的按照我们所改进的要求进行数据的转化和扩展长度的计算,这个技巧可以省去很多计算的麻烦和可能出现的错误。
　　
　　4性能及实验结果
　　
　　在cycloneIII EP3C25芯片平台,利用quartusII 9.0进行综合和布局布线后,从表中可以看出,与状态机逻辑时序设计相比,基于存贮表方案的时序设计优化的资源大为减小,而电路最高频率和性能有所提升。电路优化后的Block RAMs与Luts资源占用增多是因为采用FPGA中用于存储的专用功能块Block RAMs代替了优化前由二维触发器阵列组成的存储部件。后者的实现效率不高,不利于设计性能的提升。
　　
　　5 结论及展望
　　
　　本文以FPGA为平台实现彩色等离子控制电路时序控制的一种新方法,相比于传统状态机时序设计,在资源利用和运行速度上有很大的提高,尤其对于不同实验产品类型的时序参数修改提供了一种更为简易的方法,此方法在实际产品化中对提高产品可靠性和保证质量有较大的使用价值。
　　
　　
　　参考文献
　　[1]《电视原理》 俞斯乐 国防工业出版社
　　[2] Altera, Inc. CYCLONEIII FPGA Handbook
　　[3] Altera, Inc. CYCLONEIII Device Family Overview[EB/OL].