提取微弱信号的电路设计 一种基于FX589的位同步提取电路设计

　　摘要:本文根据通信系统的特点及通信需求,提出一种基于FX589的位同步提取电路设计方法。本电路结构简单,功耗低,速度快,避免了由于分立元件而造成的硬件电路庞杂问题。 　　关键词:FX589;同步提取
　　
　　1引言
　　
　　在数字通信系统中,同步技术是非常重要的,而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号,确保收发同步,而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中,也为系统提供了一个基准的同步时钟。
　　在可靠的通信系统中,要保证接收端能正确解调出信息,必须要有一个同步系统,以实现发送端和接收端的同步,因此同步提取在通信系统中是至关重要的。
　　
　　2FX589芯片简介
　　
　　FX589是CML公司生产的专用于高斯脉冲形成和数据信号恢复的芯片,也是用于无线数据传输的单片集成同步调制解调器。FX589的数据发送和接收采用串行方式,并与调制解调器产生的发送或接收时钟同步,采用节电模式的单独发送或接收可以使用全双工或半双工方式工,它具有很宽的数据速率,其数据速率范围从4 kbps到64 kbps,可以通过片端编程实现数据速率和BT选择(0.3或者0.5),以满足不同系统带宽需要。
　　其主要特性有:
　　 (1)数据速率为4 kbps到64 kbps;
　　 (2)全双工或半双工最小高斯频移键控调制(GMSK);
　　 (3)可选BT(0.3或0.5);
　　 (4)低功耗,3.0 V,32 kbps,1.5 mA typ;5.0V,64 kbps,4.0 mA typ。
　　
　　 2.1 FX589的功能描述
　　FX589具有分离的发送和接收功能。
　　(1)发送过程
　　发送使能置于高电平状态时,发送器处于使能状态,加于发送数据输人端的串行数据在芯片内部被采样,同时产生GMSK序列。经过滤波以后,在发送信号端输出,并且在该信号中提取发送同步时钟,通过发送同步端输出。
　　(2)接收过程
　　加于接收信号输人端的信号经过滤波和解调产生串行数据,通过同步数据输出端输出。使用位同步器从解调的串行数据流中提取时钟,通过接收同步端输出,同时重新对串行数据进行定时,通过同步数据输出端输出。
　　(3)载波检测过程
　　接收信号的峰值电平与带外噪声电平进行比较,做出对信噪比的评估,在载波检测端输出评估结果。
　　本文中使用其接收功能。
　　
　　 2.2 引脚说明
　　Xtal(1脚):片内晶振输出端。
　　Xtal/Clock(2脚):外接晶体或时钟输入端,根据VDD取值的不同而取不同值。VDD=5 V时,晶体频率取值范围为1.0-8.2 MHz;VDD=3V时,晶体频率取值范围为1.0-5 MHz。
　　 ClkDivA(3脚)、ClkDivB(4脚):用于时钟分频值选择,具体见表1。
　　Rx HOLD(5脚):锁相环的使能控制端,接高电平时为正常接收。
　　RXDCacq(6脚):用于设置接收载波检测电路的工作模式。
　　PLLacq (7脚):用于设置接收锁相环的工作模式。
　　Rx PS(8脚):该脚为高电平时,接收电路工作于省电模式(接收时钟电路除外),且 “Rx DATA”和“Rx S/N”输出为低电平。
　　VBIAS(9脚):电压偏置端,此脚与VSS间应接有滤波电容。
　　RxFB(10脚):接收放大器反馈输出端。
　　RxSIN(11脚):接收信号输入端;
　　Vss(12脚):电源电压输入端;
　　DOC1(13脚),DOC2(14脚):连接内部接收电平检测电路,外接载波监测电容;
　　BT(15脚):BT选择端,该端为高电平时,BT=0.5;为低电平时,BT=0.3;
　　TxOUT(16脚):发送信号输出端;
　　TxEN(17脚):发送使能端,高电平有效;
　　TxPS(18脚):该端为高时,发送电路为省电模式(发送时钟电路除外);
　　Tx Data(l9脚):发送数据输入端;
　　Rx Dala(20脚):接收数据输出端;
　　Rx CLK(2l脚):接收时钟输出;
　　Tx CLK(22脚):发送时钟输出;
　　Rx S/N(23脚):信噪比输出端;
　　 VDD(24脚):电源输入端。
　　
　　3同步提取电路设计
　　
　　 3.1 设计思想
　　利用FX589的半双工工作方式,发送端过来的调制信号,经混频后进入低频整形电路,之后低频整形信号进入到FX589,然后利用其锁相环提取出低频整形信号中的位同步信号。
　　
　　 3.2实现方法
　　实现位同步的方法有两类:插入导频法和直接法。
　　直接法是发端不专门发送导频信号,而直接从数字信号中提取位同步信号的方法。数字通信中经常采用这种方法。
　　直接法又分为滤波法和锁相法。滤波法,是对于位同步不归零的随机二进制序列,进行某种变换。例如,变成归零脉冲之后,则改序列中就有f=1/T的位同步信号分量,经一个窄带滤波器,可滤出此信号分量;再将它通过一移相器调整相位后,就可以形成同步脉冲。
　　锁相法是在接收端利用鉴相器比较接收码元和本地产生的位同步信号的相位,若两者相位不一致(超前或滞后),鉴相器就产生误差信号区调整位同步信号的相位,直至获得准确的位同步信号为止。
　　锁相法的原理图如图1所示。
　　 本文FX589采用的是锁相法来实现位同步。
　　FX589的电路连接图如图2所示。本电路中FX589采用半双工工作方式,发送器悬空,只利用其接收器提取同步信号。从图中我们可以看到,发送使能端17脚接低电平(高电平有效),使发送器悬空。RxHOLD(5脚)接高电平,RxDCacq(6脚)、PLLacq(7脚)接低电平,使载波检测电路提供更加精确的峰值检测值,锁相环使能。
　　 低频整形信号从FX589的11脚输入,其中R1、R2、C1组成输入放大器外部元件用来设置接收数据的输入电平。由于使用了接收数据的输入控制检测、保持输入电平,使得接收数据信号的获取、锁定和保持变得容易;C3、C4和芯片内部电平检测电路配合组成高低电平检测器,它们的值随着数据传输率变化而不同; C7、C8、R3、X1组成时钟电路,为系统提供时钟脉冲,在内部经分频器分频后提供给接收器。 C7、C8的值应该与使用的电源和晶振频率相匹配。
　　数据传输率由输入XTAL/CLOCK引脚的晶振频率决定,分频比率由引脚ClkDIVA(3脚)和ClkDIVB(4脚)的输入电平确定,为了得到9 600 bps数据传输率,由表1我们使用时钟频率2.4576 MHz,ClkDIVA,ClkDIVB分别设置为0、1。提取的时钟脉冲信号和数据信号分别经FX589的20脚和21脚输出。
　　
　　4结束语
　　
　　 使用FX589来实现位同步,在提高了接收指令的可靠性的同时提高了工作速度、减少了硬件规模,对降低功耗也有一定的作用,此外,由于FX589的工作环境对温度要求不高,采用此芯片进行收发同步,还可以使通信系统工作在环境较复杂的野外。
　　
　　参考文献
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　　作者简介
　　李霞,08级研究生 成都理工大学信息工程学院;
　　郭勇,教授,成都理工大学信息工程学院。
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