3D集成的发展现状与趋势|3D打印技术的发展主要趋势

　　摘要：三维集成技术的发展是技术与理念的革新过程，本文根据集成封装技术的的发展历程，提出三维集成的发展特点，阐述理念的突破如何引导技术发展，以此为主线，可以更有逻辑性的了解三维集成的发展历史与趋势。封装从器件级向系统级的发展促使了多种系统级封装概念的出现；垂直堆叠方式推动互连长度不断降低；与晶圆级封装的结合可以大幅度降低成本；从同质向异质的转变则集成了多种学科、材料与技术，是实现复杂的系统的基础。
　　关键词：3D集成；系统封装；异质集成
　　
　　Present Situation and Development of 3D Integration
　　
　　XIA Yan
　　（No.38 Research Institute of CETC, Hefei 230088, China）
　　
　　Abstract: The development of 3D integration is a revolution process of technology and concept. Based on the historical evolution of integration and packaging, the characteristics of 3D integration are introduced in this paper, showing how the breakthrough of concept enables the progress of technology. The development trend can be described as this: advanced system level packaging offers new integration schemes, vertical stacking decreases interconnection length, combined with wafer level packaging brings potential cost reduction, and heterogeneous integration offers a path for multifunction system with meterial, subject and technology integration.
　　Keywords: 3D integration;system packing; heterogeneous integration
　　
　　1引言
　　
　　 随着无线通信、汽车电子和其他消费类电子产品的快速发展，电路集成正面临着多功能、小型化、便携式、高速度、低功耗和高可靠性发展趋势带来的严峻挑战；而随着集成电路（Integrated Circuit, IC）的微小化达到纳米尺度，摩尔定律的持续发展受到质疑，如何实现更加小型化、低成本的系统成为亟待解决的问题。三维（Three Dimension, 3D）集成采用在垂直方向堆叠多个芯片或模块的方法，使得按照摩尔定律的尺寸缩小得以延续，还可以集成不同的器件与技术，形成高集成、多功能的电子产品。随着封装互连技术的不断发展以及人们对集成概念的不断创新，3D集成逐渐广泛应用，尽管还面临着散热、成本等多种问题，但3D集成无疑是未来电子系统的发展方向。基于此，本文主要对3D集成技术的概念与发展特点做出专门的讨论。
　　
　　23D集成概念
　　
　　2.1 产生背景
　　自摩尔定律首次预测硅片上晶体管的数量每18个月翻一番以来，电子学取得了重要的进步，预测到2016年前后，将批量生产设计规则22纳米的集成电路。但是随着晶体管的密度增加，开发难度及成本，以及相应生产工艺的成本也随之陡然增加，按比例缩小集成电路的发展已经接近极限，面临的问题有：
　　（1）由于晶体管的数量更多以及更高频率的工作，单芯片上的总能量需求和能量密度将会增加；
　　（2）未来系统需要集成多种非电子功能，如射频、光/光电、执行器、MEMS等；
　　（3）随着元件的不断缩小，引线延迟对性能影响的比例不断增大。
　　正是这一系列的严峻挑战促使了“More Than Moore”定律及3D集成的发展与应用。3D集成是“More than Moore”应用的方法，在保证芯片面积不变的前提下提高芯片上的器件数目，国际半导体技术蓝图（ITRS）宣称3D集成是达到更高晶体管集成密度的关键技术[1]。此外，3D集成更注重智能系统的集成和功能的翻番，有利于提高未来微电子系统的性能。
　　
　　 2.2 定义
　　 3D集成通常定义为堆叠和垂直互连的器件层的制造[2]。简单的说，3D集成是一种系统级的架构，是指将多层平面器件堆叠起来，器件层之间通过穿透硅的Z方向通孔（Through Silicon Via, TSV）来实现垂直互连的系统级集成方案。
　　3D集成的技术领域可以划分为三类：封装堆叠，芯片堆叠（没有TSV）以及TSV技术，前两类技术可统称为3D封装[2]。
　　
　　 2.3 优势
　　3D集成的发展基于两个核心问题：一是发展摩尔定律，实现晶体管密度的翻番和芯片性能的提升；二是实现功能翻番，即异质集成（heterogeneous integration）。
　　（1）降低系统尺寸。3D集成采用芯片在垂直方向的堆叠，显著提高了封装效率，从而降低系统尺寸。相对于二维封装，三维封装可以缩小体积5～6倍，减轻重量2～13倍[3]。
　　（2）显著提高系统性能。3D集成可以大大缩短互连长度，在减小芯片面积的同时缓解互连延迟问题，从而允许更高的运行速度和更低的功率消耗。
　　（3）允许异质集成。3D集成提供了构建混合多种技术器件的高复杂度系统的可能性，这是3D集成最重要的优势。异质集成将在后文中详细介绍。
　　
　　33D集成发展特点
　　
　　 3.1面向系统的封装
　　封装技术从上世纪70年代的双列直插封装（DIP）开始，经过了矩形扁平封装（QFP）、球栅阵列（BGA）、芯片级尺寸封装（CSP）、多芯片组件（MCM）等阶段，发展到如今的3D封装。从表观上看，封装向小型化、高密度、低功耗的趋势发展，而更为根本的理念变革是封装从面向器件走向面向系统。
　　现代封装除了保护芯片、提供电连接等传统功能外，更利用薄膜、厚膜工艺以及嵌入工艺将系统的信号传输电路及大部分有源、无源元件进行集成，并与芯片的高密度封装和元器件外贴工艺相结合，从而实现对系统的封装集成，达到最高密度的封装。
　　随着封装技术与理念的发展，系统集成也随之不断变革。从最初的所有分立元器件在系统板上互连的板上系统（system on board, SoB）发展到当前的片上系统（System on Chip，SoC）、系统级封装（System in Package，SiP），以及SoP（System on Package）、SoW（System on Wafer）等多种集成方式并存，可以预见，封装与系统的概念将逐渐模糊，最终发展为“封装即系统”。
　　（1） SoC在单个硅片上集成一个系统，可包括处理器、高密度逻辑电路、模拟和混合信号电路、存储器等，主要是一种依赖于硅片工艺的技术，是最好的片上集成（best of on-chip integration）[4]。SoC在平面上而不是3D上实现系统，且主要适于CMOS工艺，在射频电路及传感器、无源元件等异质元件的整合上面临巨大困难，难以实现复杂的系统，混合信号处理难度大，成本高，面市周期长。
　　（2） SiP将多个不同功能的有源元件，以及无源元件、微机电系统（MEMS）、光学元件等其他元件，组合到一个单元中，形成一个可提供多种功能的系统或子系统，允许异质IC集成，是最好的封装集成。相比于SoC，SiP集成相对简单，设计周期和面市周期更短，成本较低，可以实现更复杂的系统，但SiP也仅仅集成了10~20%的系统[4]；
　　（3） SoP的定义：SoP是一个高度小型化的系统技术，将计算、通信、娱乐、生物－电子等功能合并在一个封装或组件中，它的小型化是通过系统级元件（微米级，甚至纳米级）的封装集成来达到的[5]。
　　SoP与SiP的最根本区别在于系统的集成度。ITRS指出，SiP“选择性”的（optionally）集成无源、MEMS、光学等元器件；而SoP的目的是集成整个系统，利用薄膜技术将元件嵌入到基板中，尤其是系统中数量巨大的无源元件。因此，SiP虽然集成度稍低，但灵活度高，目前应用也十分广泛；SoP可集成80~90%的系统，但在设计、材料、处理、组装、可靠性和测试等多方面还存在一系列技术难题，目前，SoP更多的应用于小模块，或是实验室的概念型系统。
　　
　　 3.2 追求更短的互连
　　系统从平面放置到垂直堆叠的突破大大缩短了互连长度，而在互连方式上，则先后经过了引线键合（wire bonding）、倒装芯片（flip chip）和TSV，在这三种技术发展过程中，互连长度不断降低，芯片利用率不断提高，TSV更是将3D集成的概念完美实现。
　　（1） 采用引线键合方法的3D集成是将不同的堆叠芯片利用一个共用的插入板（或封装）互连，每个芯片通过引线键合连接到插入板。引线键合的主要缺点是紧密放置的引线之间存在很大电感耦合，性能受到互连长度的制约，不适合高频、高速电路。
　　按照堆叠芯片的尺寸，采用引线键合的3D集成可以分为金字塔式、悬挂式，如图1所示。在实际应用中，往往是几种构型的组合。
　　 （2） 与引线键合相比，倒装芯片可以减短芯片与系统其他部分互连的电长度，提高电性能；利用芯片的整个区域，允许更高数量的互连，是性能与成本折衷的较好选择。
　　倒装芯片的3D集成常采用混合芯片堆叠方式，即倒装芯片互连与引线键合组合，如图2所示。顶层芯片倒装可以消除到基板的长引线连接，常用于芯片间通信，具有高频运行、低寄生效应、高I/O密度、小型化等优点。底层芯片倒装有利于芯片高速运行，这种方法将基板互连分为两个区域，芯片下部用于倒装芯片，芯片之外用于引线键合，提高了基板的使用率，但顶部芯片的引线键合仍然有高寄生效应。
　　 （3） TSV是在硅片（芯片、晶圆或者硅芯片载板）中钻的通孔，孔中填充铜、钼、钨等导体材料，形成模块或子系统中的垂直电互连。TSV的优势不在于成本而在于其出色的性能。与引线键合相比，可以明显降低系统尺寸，用于连接的表面可以降低至少30%[6]；TSV具有最短、最丰富的垂直方向互连；允许在硅里移植整个复杂、多芯片的系统；逻辑模块间的电连接更加紧密，避免了长的、水平面互连的RC延迟。
　　当前采用TSV集成的主要障碍是高成本、通孔的电隔离以及新设备的高额投资等，因此TSV还未获得广泛应用，但它是一个很有前途的发展方向，ITRS曾经预测，到2010年后使用TSV的堆叠芯片数量将超过9片[7]。
　　
　　 3.3 与晶圆级封装结合
　　 晶圆级封装（wafer level package, WLP）是在晶圆上完成封装制程，具有大幅减小封装结构的面积、降低制造成本、电性能优、批次制造等优势，可明显的降低工作量与设备的需求。随着晶圆加工处理技术的不断发展，人们将WLP与多种系统集成方法相结合，发展出了WLCSP、WLSiP、WLSoP等多种概念。3D WLP集成则是将WLP与3D集成技术结合的先进集成方法，如图3所示，对晶圆进行导线重布（redistribution）后，多个晶圆垂直堆叠粘合（wafer to wafer, W2W），再切片形成3D集成的IC。该方法制造成本低，但存在已知合格芯片（known good die，KGD）的问题。
　　 图3所示的是最理想的WLP集成方法，所有步骤都是在晶圆级进行，最后完成切片，为了解决工艺、成品率等问题，人们提出了多种技术或工艺，可能并非所有步骤都在晶圆级进行，例如在文献[8]提出的“重构晶圆”（“re-built wafer”）集成技术中，芯片在单晶圆上经过导线重布后，切割晶圆并测试芯片，再进行3D集成，这种方法可以避免KGD的问题，此外还有D2W（die to wafer）集成等。
　　随着WLP技术的发展，法国CEA-LETI提出了晶圆上系统（System on wafer, SoW）的概念[7]，如图4所示。
　　
　　 3.4 走向异质集成
　　3D集成最大的优势在于其异质集成的能力。异质集成是在一个封装中灵活的、小型化的、成本合理的集成不同的功能，如信号处理、传感器、执行器、光子学、能量、冷却等。“异质”具有多种含义，包括：
　　（1） 不同的学科：电子、机械、光学、化学等；
　　（2） 不同的材料：硅、III-V族及其他化合物等；
　　（3） 不同的器件：半导体微电子器件、光电子/光子器件、MEMS、NEMS等；
　　（4） 不同的功能：信号处理、传感器、执行器、光子学、能量、冷却等；
　　（5） 不同的工艺：CMOS工艺，GaAs工艺等；
　　（6） 不同的尺寸：如不同尺寸的晶圆。
　　异质集成对不同的材料与器件采用最合适的工艺，从而可使系统性能最佳化，例如用硅提供无源元件和驱动电路，而用GaAs和其它III-V化合物半导体构建高性能微波器件。异质集成可以“自下而上”进行，主要是在一块芯片上集成与CMOS兼容的技术和材料，也可“自上而下”进行，将不同技术和材料集成在封装中。异质集成有凸点键合、晶圆粘合、薄膜集成三种方法。
　　世界各国高度重视异质集成的发展。欧洲认为异质集成是微电子和应用系统间的桥梁，并提出了多个研究重点。美国国防先进研究计划局（DARPA）针对异质集成有材料与硅的异质集成（HIMS）、垂直互联传感器阵列（VISA）、硅基化合物半导体材料（COSMOS）等多个项目，发展3D电子集成和微系统的基本可行技术，实现化合物半导体器件与标准Si CMOS技术的微细尺度异质集成。
　　文献[9]提出采用硅插件板的异质集成方法。图5是用该方法实现的高集成收发器模块，并已采用这种概念制作了10GHz CMOS无线收发系统。
　　 图6是由多家机构（IMEC、LETI、CSEM、FHG、Tyndall）合作研制的Ku波段多普勒雷达模块[10]，图7是其功能单元示意图，该模块在衬底上集成了多种技术，目前已经完成了除移相器和贴片天线之外的集成。
　　 上述多普勒雷达模块除去天线，可以看成是二维结构的异质集成，图8是格鲁门公司为DARPA研制的X波段T/R模块[11]，该模块将WLP技术与3D异质集成技术结合，重量小于15mg，尺寸仅为2.5mm×2mm×0.46mm。
　　 可以看出，异质集成使得各种器件能够用最优势的工艺与材料制作，不需要性能的折衷，是3D集成最重要的优势与发展方向，是电子系统小型化、实用化、多功能化的必经之路。当前，异质集成还需要解决不同材料集成过程中的材料生长、热管理等一系列问题，但异质集成的器件与系统已经在不断被开发，显示出优异的性能。
　　
　　4结论
　　
　　本文回顾了3D集成概念产生的背景，分析得出3D集成的几个发展特点，即面向系统的封装、追求更短的互连、与WLP结合、走向异质集成，这四个发展特点概括了3D集成的技术发展方向与应用前景，并可由此延伸展开3D集成的关键技术分析。
　　
　　参考文献
　　[1] P.Ramm, M.J.Wolf, A.Klumpp, et al. Through silicon via technology：processes and reliability for wafer-level 3D system integration[C]. 2008 Electronic Components and Technology Conference, 2008: 841-846.
　　[2] Peter Ramm, Armin Klumpp, Josef Weber, et al. 3D integration technologies[C]. 2009 Symposium on Design, Test, Integration & Packaging of MEMS/MOEMS, 2009:71-73.
　　[3] 何金奇. 三维（3-D）封装技术[J]. 微电子技术，2001，29（4）：32-41.
　　[4] Rao R. Tummala. SOP: What is it and Why? A New Microsystem-Integration Technology Paradigm-Moore’s Law for System Integration of Miniaturized Convergent System of the Next Decade [J]. IEEE Transactions on advanced packaging, 2004, 27（2） : 241-249.
　　[5] Rao R. Tummala, Madhavan Swaminathan. Introduction to System-on-Package（SOP）[M]. McGraw-Hill Companies, 2008.25-60.
　　[6] Gilles Poupon, Nicolas Sillon, David Henry, et al. System on Wafer : A New Silicon Concept in SiP[J]. Proceedings of the IEEE, 2009, 97（1）: 60-69.
　　[7] M.J.Wolf, P.Ramm, A.Klumpp, et al. Technologies for 3D Wafer Level Heterogeneous Integration[C].2008 Symposium on Design, Test, Integration and Packaging of MEMS/MOEMS, 2008: 123-126.
　　[8] Jean-Charles Souriau, Olivier Lignier, Michel Charrier, et al. Wafer Level Processing of 3D System in Package for RF and Data Applications[C].2005 Electronics Components and Technology Conference, 2005: 356-361.
　　[9] Linda Katehi, Barry Perlman, William Chappell, et al. Three Dimensional Integtation and on-wafer Packaging for Heterogeneous wafer-scale circuit architectures[R]. University of Illinois, Urbana- Champaign, IL, 2006.
　　[10] X.Sun, S.Brebels, S.Stoukatch, et al. Demonstration of Heterogeneous Integration of Technologies for a Ku-Band SiP Doppler Radar[C].38th European Microwave Conference, 2008:1497-1500.
　　[11] Patty Chang-Chien. Wafer-Level Packaging and Wafer-Scale Assembly Technologies[EB/OL]. https://www.省略/Conference%20Information/workshops/2010/index2010WS.html, 2010-5-17.
　　
　　作者简介
　　夏艳，助理工程师，中国电子科技集团第38研究所，硕士，主要研究方向为微系统相关技术。