【国际半导体技术发展路线图(ITRS)2009年版综述(8)】国际半导体技术路线图

　　 为了提高生产效率,必须要增加工艺过程中每一步的产出。如果能一次对几个芯片进行曝光,那么无疑是一个提高生产效率的好办法。这个方法要受光刻设备的光刻场大小的限制。过去,光刻场在每2个技术周期增长一倍以便满足不断增长的芯片尺寸的需要。结果是,步进扫描式光刻场已经达到了很大的面积(26×33=858 mm2)。
　　然而,光刻技术工作组指出:在线宽不断减小的情况下保持很大的光刻场面积将急剧增加成本。因此,光刻工作组将绝对最大光刻场尺寸限制在 858 mm2,并允许各种存储器和逻辑电路产品芯片尺寸模型推动绝对最大光刻场尺寸和更加典型的可承受光刻场尺寸范围的发展。
　　从历史上看,无论是最困难的半节距曝光还是可承受的光刻场尺寸范围,DRAM芯片尺寸一直是对光刻场尺寸最重要的驱动力。在2009年版路线图的DRAM芯片尺寸模型中,引入阶段产品的芯片尺寸目标比前述新的成本可承受的光刻场尺寸 750 mm2要小,在858 mm2的最大光刻场面积之内,所以至少可以在光刻场中放置一个引入级的DRAM芯片。最新的2009年路线图生产级的DRAM模型,能够在572 mm2的光刻场中放置9个DRAM芯片(小于60 mm2的不变目标)。
　　技术代的推进和单元设计的提高(包括新的4f2面积因子,比2007版ITRS的6f2有所减小)使得这个目标得以实现,同时保持每3年片上比特数翻一番。正如前文中对产品芯片尺寸模型的讨论所指出的,2011年DRAM设计因子加速到4,新的60 mm2的可承受的生产芯片尺寸目标,将导致在价格可以承受的光刻场尺寸下只能增加较少的片上比特数。这个情况在当前的DRAM模型中表现为继续摩尔定律的实现期限,即将每个芯片上的比特数增长率放慢到每3年2倍。有关DRAM模型的目标数值请参见表ORTC-2A和2B。
　　新的闪存生产芯片尺寸模型也包含在这些表里,同时,将可承受的闪存最大芯片尺寸目标仍然定在143 mm2范围,同时,继续每两年芯片上闪存比特数翻一番的目标。由于2年的技术周期扩展至2010年/32 nm多晶半节距工艺,加上3比特/芯片和4比特/芯片的多级单元(MLC)器件,闪存产品的芯片尺寸将在2021年以前保持在143 mm2以下。在2022年,芯片尺寸将达到工业界能够承受的上限值200 mm2,并且可能需要在未来的ITRS中对每芯片上的闪存比特数模型进行调整。
　　 绝对最大光刻场尺寸受到最早的引入阶段高性能MPU和ASIC芯片尺寸的推动,它接近于光刻技术工作组的实际最大可用的光刻场大小(26×33 = 858 mm2)。预计未来掩模版放大的程度可能高达8倍,以便将最大光刻场尺寸从当前的858 mm2降低四分之一,将最大可用的面积减小到214 mm2以下。与最大光刻场尺寸和掩模版放大的极限相关的细节问题,将由光刻技术工作组在“光刻”一章中进行详述。最大的光刻场尺寸如表ORTC-3所示,与2007年ITRS相比并无变化。
　　 2009年的DRAM和MPU的模型的实现有一个前提,就是那些激进的DRAM和MPU设计及工艺提高目标都要首先实现。如果这些设计和工艺改善目标没能够实现,那么要求制造比规划的尺寸更大的芯片的压力会更大,否则会进一步放慢实现摩尔定律中关于“片上功能增长”的预测。一旦发生这种情况,那么就会对单位功能的成本产生负面影响,而单位功能的成本是我们衡量工业产品生产效率和竞争力的最经典的指标。
　　 当成本压力不断增加,对从200 mm向300 mm晶圆产能升级的要求(同时还包括现有工厂的生产率的持续提升)愈发迫切,特别是对领先的制造商更是如此。但是,严峻的经济形势会增加财务方面的困难,并限制资本的投入。表ORTC-3(在“前端工艺”一章里会有更加详细的说明)和从2001年开始的300 mm晶圆的量产提升是相一致的,现在,已经实现了工业界硅面积产能的50%。
　　 艰难的经济形势也影响了投资,以及不断增加的来自于下一代晶圆尺寸(450 mm直径的晶圆,见前文的“450 mm晶圆”一节)制造能力的生产率提升的预期时间表。因此,450 mm生产率提升的时机已经由ITRS执行委员会推迟至2012年的32 nm(M1半节距,工艺测量)试验线,而22 nm的量产提升,预期将由领先的微处理器、存储器和厂商在2014年-2016年实现。
　　 但是,一旦其它的生产力提高措施(如光刻、设计/工艺改善等)不能按期落实,那么或许就需要加速使用更大晶圆的进程,或使用等效的工艺平台,以提高生产效率。
　　未来技术加速/减速发展的影响以及向下一代晶圆过渡的时间表需要开发和应用综合的长期工厂生产力和工业经济模型。这种工业经济模型(Industry economic modeling,IEM)正由SEMI(Semiconductor Equipment and Materials International)和SEMATECH共同主持,进行开发。最近,需要在前竞争领域内加强半导体供应商和制造商之间的合作,以便定义未来技术和经济需求,并找到合适的资金支持机制进行研究和开发。
　　
　　 5.6 封装后芯片的性能
　　 压焊块和管脚数量、压焊块节距、每个管脚成本、频率
　　对每个芯片上集成更多功能的需求促使每一代产品都集成了更多数目的晶体管或比特数(存储器单元)。一般地,随着集成电路晶体管数目的增多,压焊块和I/O的数目也在不断增加以便使信号能够顺利从集成电路中流入和流出。(参见表ORTC-4。)
　　使用更多的电源和接地压焊块有利于优化功耗控制,增加抗噪声干扰能力。MPU和高性能ASIC产品在路线图期间将会接近3000 - 7000个压焊块。MPU将在这期间将增加目前总压焊块数目的50%,而ASIC产品片上压焊块数目将加倍。这两种产品电源/地压焊块的比例也不同。MPU产品通常有1/3的信号压焊块,2/3的电源/地压焊块,或者说每个信号I/O压焊块对应两个电源/地压焊块。但是高性能ASIC产品的信号压焊块数目和电源/地压焊块数目通常基本相同。
　　 “装配和封装”技术工作组提供对封装后的管脚数量和单位管脚成本(见表ORTC-4)的预测,并指出了未来制造成本的主要挑战。基于对芯片上的晶体管数目增加的预期,工作组预测芯片的管脚数将继续增加,同时,要求每个管脚的成本递减。这个趋势使得封装技术的供应商提供更低廉的解决方案的压力更大,因为封装的总成本将每年增加。
　　在竞争高度激烈的消费电子产品市场(这是在编写设计和系统驱动这两章的“困难和挑战”以及“可能的解决方案”时关注的终端产品门类),高产量、高技术含量的产品,比如PC和移动电话等,产量趋向于保持稳定甚至降低。这些高科技产品也同样保持每2年性能提高一倍的进步趋势-这就是半导体制造商面临的终端市场环境,它为路线图的经济需求提供了最根本的驱动力,使得单位功能(比特/晶体管)的成本能够以每年百分之三十或更快的速度发展(每2年芯片功能翻倍且价格不变=29%/年)。
　　如果未来半导体元件产品要保持稳定甚至更低的价格,而单位产品的平均管脚数递增的同时,单位管脚的成本递减,那么将会发生以下的情况:1)封装在产品总成本中所占的份额将在规划的15年之内加倍;2)最终的结果是大幅度降低利润率并将影响对研发和工厂扩建的投资。这个结论驱动工业界不断努力设法降低系统的管脚总数,可以采取的方法包括:将所有功能集成到一个系统级芯片(即SOC),使用系统级封装(SiP),焊凸板上封装(bumped chip-on-board,COB),以及其它创新方法等。
　　 除了在单位功能的成本呈指数下降的情况下仍需增加功能性的需求之外,还有市场对更高性能、更加经济有效的产品的需求。正如摩尔定律所预期的那样,每芯片的功能数将每1.5-2年翻一倍,以满足客户的需求,同时,还有对以更高的速率处理电学信号的需求。在MPU的情况下,处理器指令/秒已经历史性地呈现每1.5-2年翻一倍的情况。然而,从更早的路线图时期开始,并继续在最新的2009年ITRS中仍然如此:历史的和预测的趋势显示,片上频率增加的速度在放慢,慢至每年大约8%的增长率,甚至更低。由几何尺寸的按比例缩小(参见术语表)形成的性能的增加,现在已经通过“等效的按比例缩小”和“设计相关的等效按比例缩小”、架构和软件的改善来实现,使得我们能够持续地向客户交付SOC、SIP和系统级的性能提升,同时保持功耗在受控的水平上。
　　对MPU产品来说,不断增加的处理能力是以每秒钟能够处理多少百万条指令(millions of instructions per second,MIPS)来衡量的,它是由“原始技术性能”(指时钟频率)乘以“结构技术性能”(每秒处理的指令数)得到的。对更高运行频率的追求将促进新工艺、新设计和新的封装技术的发展。
　　这些内容反映在表ORTC-4中,它包含了国际技术工作组“设计组”对于未来芯片内和芯片到电路板间最高频率发展趋势的预测。每一代产品的最高频率直接和本征晶体管的性能(片上局部时钟)相关。片上的“局部”时钟频率和信号在芯片中运行的速度之间的差别会有增加,这是因为线到线和线到衬底的电容耦合造成的信号传播延迟造成的。另外,封装压焊丝的寄生电感和封装引脚也使信号延迟问题进一步恶化。或许管芯的直接封装是消除封装带来的寄生效应的最终可行方案。为了优化芯片内信号和功率的分布,用于互连的金属层数将进一步增加。当互连的按比例缩小趋势进一步发展,铜导线(低电阻)将被更广泛地使用,更低介电常数的绝缘材料也将被作为金属层间的隔离材料应用于芯片加工工艺。多路选择技术(Multiplexing techniques)也将被用来提高芯片到电路板间的(片外)运行频率。
　　
　　 5.7 电学缺陷密度
　　 DRAM、MPU和ASIC产品(需要在量产的年份达到83～89.5%的芯片成品率)电学缺陷密度的最新目标如表ORTC-5所示。在计算允许的缺陷数目时,根据本文献表2中对DRAM和微处理器的最新芯片尺寸模型考虑了不同的芯片尺寸的影响。此外,表中的数据只涉及量产阶段的产品。其它缺陷密度则使用本文献第十四章“成品率的提高”中提供的模型,根据芯片大小的不同计算得出。逻辑器件的掩模版的数目也被列在表中以显示不断增加的工艺复杂程度,2009年光刻技术工作组正在对业界进行调查,并将在2010年ITRS更新中对目标进行修正。
　　
　　 5.8 电源电压和功耗
　　 电源电压的降低(见表6a和表6b)受到几个因素驱动:功耗的降低,不断减小的晶体管栅长,以及栅介质的可靠性。如表ORTC-6所示,给出的电源电压的数值是一个特定的目标,而不是一个范围。为了实现同时优化IC的功耗和速度,如何选择合适的Vdd的值一直是一个重要课题。对一个产品代来说,可以选用一定范围的电源电压值。0.6 V的Vdd对高性能处理器来说,直到2024年后才有可能实现。对低运行功耗应用在2021年最低的Vdd目标是0.6 V,而后在2024年预计将进一步降至0.45 V。
　　最大的功耗趋势(如对MPU产品来说)有以下三点:1)高性能桌上型应用,在这些应用中,允许使用封装上的散热器;2)高性价比产品,在这些产品中经济有效的功耗管理方案所能提供的最高性能是重点考虑因素;3)便携式(低成本、手持式)使用电池的设备。对上述所有情况,尽管使用了更低的电源电压,总功耗在2009年的表ORTC-6中,只是相对保持了不变。这是由于不断增加的芯片运行频率和更多的互连寄生电阻、电容以及不断按比例缩小的片上的晶体推动了功耗的增加。
　　 计算最大功耗目标的方法在2009年进行了重新评估,在2010年路线图更新中,来自于“设计”和“封装和装配”技术工作组的模型计算预计将考虑特殊的“热点”面积的计算,而非整体芯片面积。
　　
　　 5.9 成本
　　表ORTC-7指出了成本的发展趋势。在技术领先的产品制造中,单位功能的成本以平均每年29%的速度(每2年0.5倍)递减是半导体工业的一个独特的特征,它是市场压力的直接结果。在这个市场环境中,每一年半到两年片上功能就要翻一番,但是价格却要保持不变甚至更低。为了支持成本的不断降低,需要有不断增加的巨额生产、研发资本投入。即使是具体到每一个工厂,制造资本的投入也在持续上升之中。但是从历史上看半导体工业成功地实现了在单位面积的硅成本不变的情况下每一年半到两年功能翻一番。这个技术和经济发展趋势是半导体工业不断增长的根本驱动力。
　　然而,在当今严峻的经济形势和激烈竞争的市场环境中,客户甚至拒绝“缓慢的”价格增长,也不能容忍对摩尔定律关于芯片功能增长速度的任何放慢,这给半导体工业带来压力,使得工业界有时候要放慢片上功能翻倍的速度以便使整体芯片和单位成本得到控制。因此,半导体制造商必须要寻找一个新的模型,来驱动业界达到历史上单位功能成本不断降低的速度。因此,1999年路线图提出了一个模型:以不变的成本目标实现每2年芯片功能翻倍的目标。2001年、2003年、2005年、2007年及现在的2009年版路线图使用这个理想化的、简化的模型,结果是单位功能(比特,晶体管)的成本有每年29%的降低。在历史上(1999年以前),实现了平均每3年功能增长4倍,单位产品的成本仅有1.4倍的提高。
　　在2009年的路线图中,DRAM和MPU成本模型继续使用了单位功能成本每年平均降低29%的速度,作为半导体工业的经济驱动力。因此,这个核心的单位功能成本趋势被用来作为可承受的DRAM产品“单位比特成本”和微处理器产品“单位晶体管成本”的代间趋势。对历史发展趋势进行外推,即可得到在2009年引入阶段的可承受成本大约是1.3微美分/比特。此外,历史纪录还显示,对于同一代DRAM产品,每年45%的单位比特成本降低是可以达到的[3]。根据已发表的资料进行的一项关于微处理器成品率的调研,也显示了相类似的结果[4]。因此,每年29%的成本降低作为一个合理的单位晶体管成本目标已经被用于MPU的代间成本模型,而每年45%的成本降低速率则被用于代内成本模型。
　　
　　注释3: McClean, William J., ed. Mid-Term 1994: Status and Forecast of the IC Industry. Scottsdale: Integrated Circuit Engineering Corporation, 1994.
　　McClean, William J., ed. Mid-Term 1995: Status and Forecast of the IC Industry. Scottsdale: Integrated Circuit Engineering Corporation, 1995.
　　4 a) Dataquest Incorporated. x86 Market: Detailed Forecast, Assumptions, and Trends. MCRO�WW�MT�9501. San Jose: Dataquest Incorporated, January 16, 1995.
　　b) Port, Otis; Reinhardt, Andy; McWilliams, Gary; and Brull, Steven V. “The Silicon Age? It"s Just Dawning,” Table 1. Business Week, December 9, 1996, 148�152.
　　
　　2009年的路线图显著地修改了MPU芯片尺寸模型。国际技术工作组设计组已经基于最新可用的资料和模型更新了2009年路线图MPU的模型。这新的数据和模型显示,逻辑晶体管尺寸的改进和光刻工艺技术提高的速度是相同的(每个技术节点提高0.7倍/线性,或0.5倍/面积),因此为了使MPU芯片尺寸在140 mm2水平上保持不变,片上的晶体管数目只能是每个技术代增加一倍。这个2年的技术周期会持续到45 nm/2010年,预期将在2010年后回归每3年一周期的速度,因此,每个MPU芯片上的晶体管数目在2013年后只能达到每3年增长一倍。除非对某些特定的应用来说,能够承担得起更高的成本,允许使用增加的芯片尺寸。
　　DRAM存储器的位单元设计改善的进度稍有加速,这反映在2009年国际半导体技术发展路线图的芯片尺寸目标上(见表ORTC-2)。设计因子从“6”提高到“4”,有33%的提高,现在预计将在2011年实现,加速了长期的成本降低和生产率的提高。此外,最新的PIDS技术工作组对DRAM制造商的调查显示了单元阵列效率在2006年以后达到56%,并预期在路线图时间框架内(直至2024年)将继续提高。这些模型变化和新的可承受初始生产芯片尺寸目标(小于60 mm2,而以前版本是100 mm2)结合在一起,使得DRAM比特密度增加的速度放缓一年,因此,在未来,每芯片的比特数增加的速度将继续为每3年2倍。DRAM模型的变化推动了64 Gb技术代(在2013年引入)的生产至2023年,而128 Gb的DRAM(2016年引入)的生产则超出了当前的2024年路线图末端的范围。
　　为了补偿DRAM和MPU(在2013年后)每芯片功能数增长的放缓趋势,还应该想方设法在提高芯片、封装、电路板和系统的结构和设计水平,找到其它更好的提高生产率的方法,而又能达到和过去按比例缩小所取得的效果。
　　即使未来片上功能的增加速度可以放缓,可是片上功能的总数还是在以指数趋势提高。当每个芯片上的功能不断增加时,测试将变得越来越困难和昂贵。这个问题也反映在测试装备的成本不断增加上。被测引脚数(见表ORTC-4)也在增加,这增加了测试设备和相关材料与全定制测试夹具的成本,也就增加了总的拥有成本。因此,需要在2009年路线图的时间框架内加速实行内建自测试技术、可测试性设计,以及可制造设计。更加详细的讨论请参考路线图的“测试和测试设备”一章。
　　
　　表ORTC-4注释:
　　[1]:管脚数目将被一些印刷电路板使用精细线条阵列互连的应用所限制。
　　[**]注释**:互连技术工作组从表80a和80b中删除了“可选层”,因此,ORTC表中的“最大布线层数-最大层数”项被删除了,同时,“最大布线层数-最小层数”项变为“最大布线层数”项。
　　[2]片上频率过去主要根据晶体管的延迟决定(由PIDS技术工作组定义);并设定最大为12个反相器的延迟。在2009年的路线图中,PIDS技术工作组给出了一个新增的考虑:使用基于环形振荡器的建模(详见PIDS一章)。在2009年以前,按PIDS模型晶体管延迟按大约-14.7%/年递减,这使得每个晶体管频率性能按大约17.2%/年递增。在2009年的路线图中,PIDS技术工作组模型现在使用了新的目标,即片上内部晶体管频率增长率大约为13%。这个更低的增长目标是基于更低的设计技术工作组的8%的最高时钟频率需求,自从2007年以来,这个目标从未发生变化。
　　在2007年的路线图中,ORTC表-4调整至修正的“设计”技术工作组8%的片上频率增长目标。这个8%的增长率目标在ORTC表-4的2008年更新和2009年新编版中,都保持不变。
　　2009年和2010年对模型的持续修订反映了近期观察到的片上频率减缓的趋势,同时还有预期的速度-功耗设计折中,以管理最大的200 W/芯片的可承受的电源管理。
　　片外频率由“装配和封装”模型来定义,并且可在“装配和封装”一章中获得。
　　[3]最高布线层数可选的电源、地布线层,信号调节以及集成的无源元件(例如电容)所需用的金属层。
　　
　　表ORTC-5的注释(ORTC电学缺陷在2007年和2008年ITRS的基础上有所修改):
　　D0-缺陷密度。
　　§关于DRAM和闪存芯片尺寸模型,影响了缺陷的密度:在2008年的更新中,PIDS调查显示了2.5年的技术周期,DRAM M1半节距趋势模型未变,然而,近期PIDS的调查显示,新的单元面积因子(设计/工艺改善)目标预期将在2011年开始工业界的量产提升:
　　§1999-2006/8×;2006-2022/6×;2011-2024/4。根据摩尔定律增加的每芯片的比特数,将移动1年,放缓到每3年翻一倍。DRAM产品代的“比特/芯片”指标,持续地以“2xbits/芯片”为技术代发展。
　　1.在产品引入阶段,在16 Gbit的产品代之后,引入速度变为每6年4倍(或每3年2倍);
　　2.在生产阶段,在4 Gbit的产品代之后,引入的速度变为每6年4倍(或每3年2倍)。
　　在2009版路线图中,专家们就DRAM模型的变化达成了共识,生产阶段的DRAM代间芯片尺寸增长率模型目标在低于60 mm2的水平上已经趋向不变,比高性价比MPU模型小一半以上。然而,更小的芯片尺寸目标使得制造成本可以承受,并且产量大幅度提升;随着4f2“单元面积因子”的实现,因此不变的芯片尺寸模型目标也需要DRAM产品的“比特/芯片”的摩尔定律模型增加每芯片比特数翻倍所需的时间,使其放缓到平均每3年2倍。
　　除了上面提到的修订之外,单元阵列效率(CAE,芯片总面积中阵列所占的百分比)在2006年以后增速调整为56.1%,这是因为只有存储单元阵列面积从4f2的“单元面积因子”改善中受益,而周边电路并不受益。然而,56.1%的CAE的稳定使得生产阶段的产品芯片尺寸能够满足“芯片尺寸不变模型”的目标模型。从表ORTC-2c和2d的模型数据中可以观察到,代间芯片尺寸缩小模型仍然为:单元间面积缩小因子是每技术周期(0.71倍的缩小)0.5倍。
　　请参考本章末尾的术语表中有关“引入”,“生产”,“代间”和“代内”等术语的定义。
　　在2009年,闪存产品模型也进行了修订,2年的半节距技术周期将延展到2010年,并且以可承受的芯片尺寸( 　　2009年ORTC DRAM模型的改变造成的影响,在DRAM随机缺陷目标中得到了反映。
　　闪存产品缺陷密度项增加了反映单级单元和多级单元缺陷密度的目标。
　　然而,闪存的掩模工艺步骤在表ORTC-5中占据了一个位置。这个项目当前待定,将在2010年ITRS中完成。
　　
　　对表ORTC-7的注释(总体上2009年ITRS未发生变化,但是加入了外推的2023年和2024年数值,对注释进行了更新以反映最新的DRAM和MPU模型的变化):
　　++ 可承受的封装后的单位功能价格是基于不同的分析师提供的平均销售价格(Average Selling Prices,ASP),它毛利润率(Gross ProfitMargins,GPM)低。对商品DRAM来说毛利润率大约是35%,而对MPU来说大约是60%。代间降低模型使用的是0.5倍/两年,代内降低模型使用的是0.55倍/年。DRAM量产的产品周期内,峰值出现在代内单位功能的成本和下一代产品的单位功能成本发生交错的时候,通常是产品引入后的7-8年时间内。MPU量产的产品周期峰值通常出现在4-6年以后下一代处理器产量开始迅速增大的时候(通常是在引入后2-4年后)。
　　§ 在2008年的更新中,PIDS技术工作组观察到了2.5年的技术周期,DRAM M1半节距趋势模型未发生变化,然而,最新由PIDS工作组的观察显示,新的单元面积因子(设计/工艺改善)目标预期将在2011年开始工业界的量产提升:
　　1999-2006/8×;2006-2022/6×;2011-2022/4。根据摩尔定律增加的每芯片的比特数,将移动1年,放缓到每3年翻一倍。
　　DRAM产品代的“比特/芯片”指标,持续地以“2xbits/芯片”为技术代发展。参考图9和图10的比特数和比特/芯片趋势:
　　1.在产品引入阶段,在16 Gbit的产品代之后,引入速度变为每6年4倍(或每3年2倍);
　　2.在生产阶段,在4 Gbit的产品代之后,引入的速度变为每6年4倍(或每3年2倍)。
　　在2009版路线图中,专家们就DRAM模型的变化达成了共识,生产阶段的DRAM代间芯片尺寸增长率模型目标在低于60 mm2的水平上已经趋向不变,比高性价比MPU模型小一半以上。然而,更小的芯片尺寸目标使得制造成本可以承受,并且产量大幅度提升;随着4f2“单元面积因子”的实现,因此不变的芯片尺寸模型目标也需要DRAM产品的“比特/芯片”的摩尔定律模型增加每芯片比特数翻倍所需的时间,使其放缓到平均每3年2倍。
　　除了上面提到的修订之外,单元阵列效率(CAE,芯片总面积中阵列所占的百分比)在2006年以后增速调整为56.1%,这是因为只有存储单元阵列面积从4f2的“单元面积因子”改善中受益,而周边电路并不受益。然而,56.1%的CAE的稳定使得生产阶段的产品芯片尺寸能够满足“芯片尺寸不变模型”的目标模型。从表ORTC-2c和2d的模型数据中可以观察到,代间芯片尺寸缩小模型仍然为:单元间面积缩小因子是每技术周期(0.71倍的缩小)0.5倍。
　　§§MPU芯片尺寸模型-(直至2024年,高性价比和高性能的MPU的代间芯片尺寸的模型都小于可承受的目标,并保持不变(在引入阶段高性价比的面积是280 mm2,在生产阶段高性价比的面积是140mm2,高性能的引入面积是520 mm2;高性能的生产面积是310 mm2)。MPU不变的芯片尺寸可承受性模型是通过每个技术周期片上功能翻倍来实现的。在2009年版的路线图中,MPU模型继续包括更大的引入级的高性能MPU目标,它已经缩小到“可承受的”目标水平上(和DRAM模型运行的方法相同)。代内芯片尺寸缩小模型是2013年以前每两年一个(由密度驱动的)技术周期,缩小0.5倍;2013年以后每3年一个密度驱动的技术周期,缩小0.5倍,以便实现可承受的芯片尺寸不变的目标。实际的市场芯片尺寸、晶体管数量和密度可能和ITRS目标不同。