锂电池保护芯片 CMOS,SoC芯片ESD保护设计

　　摘要：本文提出从器件失效功率的角度，解释CMOS SoC（System On Chip）芯片的ESD（Electrostatic Discharge）失效原因，总结了CMOS集成电路（IC）的多种ESD失效模式，研究了多电源系SoC芯片的ESD保护设计方法，提出了SoC芯片的ESD保护设计流程。
　　关键词：SoC；ESD失效模式；ESD设计方法
　　
　　ESD Protection Technology of CMOS SoC IC
　　
　　SUN Lei, ZHANG Ying, PAN Liang
　　（CEC Huada Electronic Design Co. Ltd, Beijing, 100102 China）
　　
　　Abstract:Explanation of CMOS SoC chip ESD failure form the point of failure power is proposed. Various ESD failure mechanisms are investigated. The multiple and separated power ESD protection method and whole chip ESD protection strategy for SoC are researched, respectively.
　　Keywords: SoC; ESD failure mechanism; ESD design method
　　
　　1引言
　　
　　深亚微米工艺中的CMOS器件栅氧层非常薄，以0.13-μm CMOS工艺为例，内部低压器件的栅氧厚度为2.2nm，高压器件的栅氧厚度为5.2nm[1]。栅氧层越薄，它的输入端电容就越大，当器件的栅极出现很小的静电电荷，就会在器件的栅极建立相当大的电场，如果此电场强度超过器件所允许的最大电场强度（EMAX），器件就会损坏。
　　如果静电电荷出现在器件的源或漏极，在器件没有特殊处理的情况下，ESD产生的电流如果超过器件所允许的最大电流密度（JMAX）器件就会损坏。
　　可以得到这样的结论，如果ESD事件引入的电荷在芯片中产生的单位体积内的功率（PESD）超过器件所允许的单位体积内的最大功率（PMAX），器件就会损坏[2]。为了使ESD保护器件或被保护的器件在ESD事件中不被损坏，须满足下式：
　　PESD 本文为全文原貌 未安装PDF浏览器用户请先下载安装 原版全文 　　为了解释提高接收端电路的失效电压的方法，以图3中右边的输入部分为基础进行说明，在P2（N2）的源极串连R2（R1），R1和R2一般为10ohm，在P2（N2）的源极和栅极之间增加二极管链，二极管的个数，根据信号的大小调整，比如信号是1.2V数字信号，串连二极管的个数是三个，如图4所示。
　　 假设MOS管的失效电压（P2和N2端的失效电压）为Vfail，串连电阻的电流为Idiode，电阻为Rdiode。并假设Vfail为NMOS的栅源电压差，那么，Idiode＝Vfail/Rdiode，输入点电位为VESD＝Idiode×（Rdiode＋R1）＝Vfail×（1＋R1/Rdiode），当R1＝Rdiode时，VESD＝2Vfail，抬高了接收端电路的失效电压[7]。
　　多电源系SoC芯片ESD防护设计的主要思路：一是芯片中任意两个管脚间有一个“设计好”的低阻通路，这条“设计好”的低阻通路包括这两个管脚各自的ESD保护电路，与它们相关的电源和地之间的ESD保护电路，电源线和地线，以及它们之间的接触孔（contact），via孔等；二是I/O模块端口的箝位电压小于与I/O Pad直接相连的器件的失效电压。
　　在ESD保护电路设计完成以后，主要检查电源线或地线是否满足要求，以下三类连接方式可以认为是“设计好”的低阻通路：
　　1） 金属线直接相连，如图5所示，VDD1（VSS1）和VDD2（VSS2）直接用金属相连。
　　2） 通过Cut Cell相连，如图6所示，VDD1（VSS1）和VDD2（VSS2）用Cut Cell连接，既可以隔离噪声，在ESD测试中又可以提供低阻通路[8]。Cut Cell中二极管的个数可以根据实际情况调整，比如，对寄生电容敏感或噪声敏感的情况可以串连两个或三个二极管。
　　3） 通过Double Bonding的封装管脚相连，如图7所示。VSS1和VSS2通过键合金线（Bond Wire）连接到同一个封装管脚上，既可以减少VSS1和VSS2之间的噪声串扰，在ESD测试中又可以提供低阻通路[9]。
　　在没有特殊保护设计的情况下，尽量不要为了隔离衬底噪声纯物理隔离芯片上任意两个管脚，如图8所示，由于衬底电阻的存在I/O模块端口的箝位电压有可能大于与I/O Pad直接相连的器件的失效电压。
　　 在版图布局和I/O模块调用检查完成后，重点检查和电源管脚、模拟管脚相连的内部电路。因为这部分电路通过电源管脚或模拟管脚直接连接I/O Pad，在ESD测试时最易损坏。还需根据本文第二节中描述的ESD易失效点逐一检查芯片版图。除此之外还要注意：
　　1）各个电源域间的Cut Cell选择。CutCell的种类较多，有直接连接电源线，隔离地线的，有隔离电源线和地线的等等，Cut Cell中二极管的个数也不同，需根据实际情况选择相应的Cut Cell。
　　2）两个模块间（不同电源域的两个模块是检查重点）的接口电路是否考虑了ESD保护。
　　3）I/O模块和内部电路的距离是否满足设计要求。
　　4）检查是否有直接连接电源、地的栅极。
　　
　　 3.2 SoC芯片的ESD防护设计流程
　　SoC芯片的ESD防护设计流程如图9所示。
　　1）首先要分析芯片中需要使用到的I/O模块能否满足设计要求，重点分析电源、地、模拟I/O模块。如果不能满足设计要求，需重新设计所有I/O模块或各别I/O模块。比如，I/O模块本身只能达到2kV的ESD防护水平，但是要求全芯片达到4kV的ESD防护水平，就需重新设计所有的I/O模块。
　　2）分析此工艺的ESD设计规则，一般芯片代工厂（Foundry）都会提供ESD设计规则，根据此设计规则，设计I/O模块中的ESD保护器件，各个工艺的ESD设计规则不一样，需根据具体实现工艺研究ESD设计规则，这对图9中的第8步（全芯片ESD检查）尤其重要，只有熟练掌握ESD设计规则才能有效的检查全芯片的ESD防护设计。
　　3）对芯片的封装要求进行仔细的分析，因为有的封装方式要求I/O模块必须按照某种规律排列，这有可能会影响芯片的ESD防护设计，当然有的封装方式也可能提高芯片的ESD防护能力。
　　4）对工艺中的各种器件分析，比如高、低压MOS器件的失效电压，高、低压MOS器件的触发电压。二极管的类型，二极管的触发电压。电容、电阻、电感的特性等。
　　5）对工艺分析包括多晶硅、金属、接触孔、via孔的最大电流密度，金属、接触孔、via孔的寄生电阻和寄生电容，金属的厚度，NW电阻、有源电阻、多晶硅电阻等。
　　6）熟悉芯片的电源系，特别是各个模拟模块中模拟域的供电方式，模拟模块中数字域的供电方式，模拟模块和数字模块的电源联系这三部分的供电方式。
　　7）根据以上1）～6）点给出合理的芯片布局建议和I/O模块调用建议。比如，为了减少SSN（Simultaneous Switching Noise）的影响[10]，同时考虑尽量减少封装成本，应加多少个电源I/O模块和地I/O模块。为了更好的保护内部电路，应在多远加一对电源I/O模块和地I/O模块，分析芯片版图布局对ESD的影响，其它因素对ESD的影响等。
　　8）对全芯片进行ESD检查，在深亚微米工艺中，ESD越来越受到重视，Foundry可能已经提供了ESD检查规则，根据这个规则能够检查芯片中明显的ESD错误。当然只依赖这个规则还是远远不够的，还要重点检查ESD容易出问题的位置。
　　9）编写ESD测试方案，根据产品研发的各个阶段，ESD测试方案有可能不同，测试方案的不同会影响ESD测试结果，不同的测试标准也会影响ESD测试结果，ESD测试方案还可能会影响后续的ESD失效分析，所以ESD测试方案要有针对性和目的性。
　　10）如果没有达到设计要求还需失效分析。失效分析的方法较多，比如可以借助EMMI（Emission Microscope）、SEM（Scanning Electron Microscope）、OBIRCH（Optical Beam Induced Resistance Change）、FIB（Focused Ion Beam）等以达到ESD失效分析的目的。
　　对现有I/O模块，ESD设计规则，封装要求，器件，工艺，电源系的分析是SoC芯片ESD防护设计的基础，合理的芯片布局和I/O模块调用建议是SoC芯片ESD防护设计的重点，ESD设计工程师根据ESD设计规则、ESD理论、设计经验对全芯片进行ESD防护设计检查。随着IC设计各个环节对ESD的重视，相应的ESD检查工具和仿真工具也可以辅助ESD设计工程师进行全芯片的ESD防护设计检查。
　　 3.2.1芯片版图布局建议
　　从芯片版图布局开始考虑全芯片的ESD防护是很有必要和有效的。
　　芯片版图布局建议关键是检查能否通过合理的布局减少I/O环上电源域的个数，这里所说的电源域是指如果I/O模块间除了ESD保护电路外，泄放ESD电流的通路是金属直接相连的算是一个电源域。因为减少电源域就意味着减少I/O管脚间的放电通路上的寄生电阻，这有利于提高芯片的ESD防护能力。
　　假设一个SoC芯片，包括三个模拟模块，并且这三个模拟模块对数字I/O模块引入的噪声很敏感，需要在模拟I/O模块和数字I/O模块间增加Cut Cell隔离它们。如果只考虑封装和降低布线难度的话，模拟模块和内部数字电路有可能穿插着摆放，为了降低数字I/O对模拟I/O的影响，需要调用6个Cut Cell。当模拟模块中的模拟I/O管脚和内部数字电路中的数字I/O管脚之间测试ESD时，地线上的ESD泄放通路可能经历了三个Cut Cell，有可能降低芯片的ESD防护能力。
本文为全文原貌 未安装PDF浏览器用户请先下载安装 原版全文 　　建议最好把模拟模块放在一起，不要和数字电路穿插的摆放，如图10所示。不管那种测试组合，I/O管脚间的ESD泄放通路最多只经历一个Cut Cell，相对于没有优化前的版图布局，有利于提高芯片的ESD防护能力。
　　 3.2.2 I/O模块调用建议
　　在I/O模块调用时，需注意电源I/O模块和模拟I/O模块的调用，如无特殊设计，保证保护器件和被保护器件类型一致。特别注意模拟I/O模块的调用，根据不同的模拟信号，选择相应的模拟I/O模块，注意如下几点：
　　 ● 模拟信号电压是不是比电源电压高；
　　 ● 模拟信号是不是负值；
　　 ● 模拟信号频率是不是很高；
　　 ● 模拟信号是不是电流信号；
　　 ● 模拟信号是不是对I/O模块的寄生电容很敏感；
　　 ● 模拟信号的电流密度是不是很大；
　　 ● 模拟信号会不会影响ESD保护电路。
　　关于数字I/O模块的调用，关键考虑数字输出I/O模块引入的SSN对芯片性能的影响，为了抑制SSN，应根据片外负载选用驱动能力合适的数字输出I/O模块，当slew rate control I/O模块和non-slew rate control I/O模块都能满足驱动要求时，如果延迟允许的话，尽量使用slew rate control I/O模块。
　　在检查完I/O模块调用是否正确后，需继续检查电源和地I/O模块的个数和摆放位置[11]，因为电源和地I/O模块通常包括Power Clamp，对全芯片的ESD防护很有好处，并且封装出的电源和地I/O模块，减少了电源线、地线上的寄生电感，对SSN有很好的抑制作用。
　　Power Clamp的选择和摆放一般遵循下面原则：
　　1） 一般情况下，Power Clamp的ESD保护器件类型要与此I/O环中的模拟I/O的一致。
　　2） 在芯片的I/O环中，Power Clamp均匀摆放在芯片四周，保证各个I/O模块到Power Clamp的距离几乎一致。
　　3） I/O环中任意I/O模块到Power Clamp的距离不要过远，这个距离根据电源线或地线的寄生电阻调整，一般要求寄生电阻小于1Ω，当Power Clamp的能力很强时，寄生电阻可以略大于1Ω。
　　
　　4总结
　　
　　本文总结了CMOS工艺下多种ESD失效模式。提出多电源系SoC芯片的ESD解决方案。给出了SoC芯片ESD防护设计的方法，详细描述了低阻通路的概念。强调了现有I/O模块分析、ESD设计规则分析、封装要求分析、器件分析、工艺分析和电源系分析等10项ESD防护设计注意事项，其中重点分析了芯片版图布局和I/O模块调用，为SoC芯片的ESD防护设计提供了指导。
　　
　　参考文档
　　[1] Ciaran J. Brennan, Joseph Kozhaya, Robert Proctor et al.“ESD design automation & methodology to prevent CDM failures in 130 & 90 nm ASIC design systems”. Journal of ELECTROSTATIC. 2005. 113-127.
　　[2] Dr. Jack SL Chen. “Advanced ESD Protection Designs in LVSI”. 清华大学微电子技术系列培训课教材. 2008年10月. 19
　　[3] STEVEN H. VOLDMAN. “ESD FAILURE MECHANISMS AND MODELS”. JOHN WILEY & SONS, INC. 2009. 110.
　　[4] 王源. “CMOS集成电路片上ESD保护的技术研究”. 北京大学博士研究生学位论文. 2006年5月. 77.
　　[5]Ming-Dou Ker.“ESD Protection Design to Overcome Internal Damage on Interface Circuits of a CMOS IC With Multiple Separated Power Pins”. IEEE TRANSACTIONS ON COMPONENTS AND PACKA- GING TECHNOLOGIES,VOL.27, NO. 3, SEPTEMBER 2004. 445~448.
　　[6] Vladislav A. Vashchenko, Andrei Shibkov. “ESD Design for Analog Circuits”. Springer. 2011. 258~260.
　　[7] 江哲维， 陈世宏. “应用于跨电源组之主动式静电放电防护设计”. 系统晶片. 010期. 140.
　　[8] Ming-Dou Ker, Hun-Hsien Chang, Tung-Yang Chen. “ESD BUSES FOR WHOLE-CHIP ESD PROTECTION”. IEEE. 1999.I-545~I-548.
　　[9] Kai Esmark, Harald Gossner & Wolfgang Stadler. “Advanced Simulation Methods for ESD Protection Development”. ELSEVIER. 2003. 52~53.
　　[10] R. Senthinathan, J. L. Prince. “Application Specific CMOS Output Driver Circuit Design Techniques to Reduce Simultaneous Switching Noise”. IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 28, NO. 12, DECEMBER, 1993. 1383.
　　[11] Ming-Dou Ker. “Whole-Chip ESD Protection Design with Efficient VDD-to-VSS ESD Clamp Circuits for Submicron CMOS VLSI”. IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.46, NO. 1, JANUARY 1999.173~183.
　　
　　作者简介
　　孙磊，2004年于华中科技大学电子科学与技术系获学士学位，2007年于北京大学电子与通信工程系获硕士学位，现工作于北京中电华大电子设计有限责任公司，主要从事I/O单元库设计工作。
　　张颖，北京中电华大电子设计有限责任公司高级工程师，主要负责I/O设计与芯片失效分析、工艺参数技术评价与分析等。
　　潘亮，北京中电华大电子设计有限责任公司高级工程师，现任华大电子芯片工程部经理，系华大电子资深设计和研发管理人员，主要负责芯片后端物理设计，模拟集成电路设计，定制版图设计等。
　　
　　注：本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文
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