【采用电源关断技术芯片的设计实现】atx电源电路图

　　摘要:电源关断(PSO)技术是指芯片中某些模块在一段时间内不工作时,将其供电电源关断,从而达到降低芯片静态功耗的目的。本文通过采用Cadence公司的CPF格式来定义各个低功耗单元,通过一个芯片设计实例,介绍了电源关断的实现过程。流片后的测试结果表明,采用电源关断技术,可以有效的降低芯片的静态功耗。
　　关键词:低功耗设计;电源关断; CPF格式
　　
　　The Design Implementation Based on Power Shut off Technology
　　
　　WANG Dian-chao YI Xing-yong Pan Liang
　　(CEC Huada Electronic Design Co.,Ltd. Beijing 100102,China)
　　
　　Abstract:The technology of Power Shut Off(PSO) refers to shutting off the power of the module when it dose not work in a period of time, in order to reduce chip power .The CPF format developed by Cadence company was adopted in this paper to define each low power cell and to introduce implementation flow of PSO through an experimental case. The result shows that the chip"s static power can be effectively reduced when the PSO technology is used.
　　Key words: Low power design; Power Shot Off; CPF format
　　
　　1引言
　　
　　随着系统芯片(SoC) 采用更先进的制造工艺并集成更多的功能,它所面临的高性能与低功耗的矛盾越来越突出。对于130nm及以下的工艺,芯片的功耗密度越来越高、漏电功耗所占比例越来越大,在90 nm时,静态功耗在总功耗的比例已经接近1/3,如图1所示,所以在芯片的设计过程中,除了对芯片的动态功耗进行优化外,还要对芯片的静态功耗进行有效的优化。
　　芯片中某些模块在一段时间内不工作时,通过将其供电电源关断,从而达到降低芯片功耗的目的。电源关断(PSO)技术是最有效的降低静态功耗的技术之一。本文通过采用Cadence公司的CPF格式来定义各个低功耗单元,用实例来介绍实现电源关断的过程,并对结果进行了分析。
　　
　　2 电源关断技术
　　及CPF格式定义低功耗单元
　　 2.1 电源关断技术简介
　　如果某一模块在一段时间内不工作,可以关掉它的供电电源。关掉供电电源可以使用设置在模块顶部或底部的Power Switch开关,通常在使用后端工具进行布局布线时加入。断电后,模块进入睡眠模式,其漏电功率很小。唤醒时,为了使模块尽快恢复工作模式,需要保持关电前的状态,保持寄存器(SRPG)可用于记忆状态。 为了使保持寄存器记忆状态,模块的电源关断时,需要常开电源为保持寄存器供电。为了保证在睡眠模式时,下一级的输入不会悬空,设计中需要插入隔离单元(Isolation Cell),提供一个“1”或“0” 的输出,使下一级的输入为确定的逻辑值。综上所述,电源关断设计需要工艺库中提供的低功耗单元包括:包括保持寄存器(SRPG)、隔离单元(ISO)、常开缓冲器(always on buffer)及电源开关(power switch)等低功耗单元。
　　
　　 2.2 CPF格式定义低功耗单元
　　 面临低功耗设计,EDA工具供应商强调整个流程进行优化来实现低功耗自动管理的概念,同时简化设计的复杂性。由Cadence公司开发、Si2(silicon integration initiative)的低功耗联盟(LPC)管理的通用功率格式(CPF,common power format)首先于2005年向行业开放。Synopsys后来联合Mentor和Magma等公司开发了统一功率格式(UPF,unified power format)于2007年2月底作为一项Accellera标准出台。 UPF和CPF命令十分类似,只是各自对应于不同的EDA工具。如图2所示CPF设计流程。
　　 CPF文件允许用户在整个RTL-GDSII设计流程中定义功率设计意图和约束条件,使用Tcl脚本文件,用户可以使用其中的命令完成诸如建立和管理电源域、确定隔离和保持、定义与电源相关的规则和约束条件等等。
　　
　　3基于电源关断技术的设计实现
　　
　　 3.1设计实例介绍
　　测试芯片采用了电源关断的低功耗设计技术,芯片中划分了5个独立的电源域,其中PD0为常开电源域,PD1-PD4为可关断电源域,电源域中的寄存器在综合阶段全部替换成了保持寄存器,因此可以在电源重新上电后恢复断电前的数据。芯片的逻辑部分供电电压为1.8V,芯片中包含了一块电源可关断的SRAM模块,如图3所示。
　　 物理实现选用的工艺库为130nm低功耗库,库中包含了电源关断设计所需要的低功耗单元。
　　
　　 3.2芯片的物理设计
　　 相对于普通设计,在物理实现过程中,低功耗设计有一些特殊的步骤,需要在设计过程中加以注意,如加入power switch开关、添加连接常开电源的well tap 单元等等。接下来将对设计实现中的特殊步骤加以介绍。完整的低功耗设计实现流程如下:
　　3.2.1 添加 Power switch 开关
　　 对需要关断的Power Domain,添加power switch开关,在添加开关时要保证power switch属于所添加的电源区域,同时起始点设置为布线间距的整数倍,否则在布线后插入filler会产生空隙。本次设计中power switch插入的起始点为264,此距离为采用的130nm工艺库中布线间距(0.48)的整数倍。插入power switch脚本如下:
　　#PD1
　　addPowerSwitch-column
　　-powerDomain PD1
　　-globalSwitchCellName scs8lp_sleep_head_L
　　-leftOffset 264 -enablePinIn sleep
　　-enablePinOut sleepout
　　-enableNetIn instance_core/UNCONNECTED22
　　-enableNetOut sw_out
　　-checkerBoard 1
　　-horizontalPitch 900.0
　　 3.2.2加入well tap单元:
　　对于常开电源区和可关断电源区,需要添加不同类型的well tap,对于常开电源区,加入普通类型的well tap;但对于可关断电源区,由于电源关断后,仍然有保持寄存器中的一部分逻辑电路在工作,即保存关断前的数值,因此,必须对这部分工作的器件进行阱连接。添加特殊类型的well tap。如图4所示,well tap单元上加有窄的stripe,以保证well tap供电,进而使保持寄存器工作部分的逻辑电路的阱连接。
　　
　　 3.2.3 Buffer tree synthesis for SRPG and ISO cell
　　对于各个电源区域保持寄存器的控制端,由于受到同一个控制信号的驱动,容易产生信号的延时及max fanout不满足问题,通常对这些端口的信号线进行buffer tree synthesis,进而对信号到达不同寄存器的skew进行平衡。
　　隔离单元与保持寄存器单元类似,也要对控制信号端进行buffer tree synthesis。
　　相应的脚本如下:
　　#SRPG enable signal buffer tree synthesis
　　selectNet instance_core/n_594
　　bufferTreeSynthesis -bufList{scs8lp_bufkapwr_1scs8lp_bufkapwr_4}
　　-maxDelay 300ps
　　-net instance_core/n_594
　　-fixedBuf
　　-fixedNet
　　# isolation enable signal buffer tree synthesis
　　selectNetinstance_core/n_8065
　　bufferTreeSynthesis -bufList {scs8lp_buf_4}
　　 -maxDelay 300ps
　　 -net instance_core/n_8065
　　 -fixedBuf
　　 -fixedNet
　　在进行buffer tree synthesis 过程中,一定要设置-fixedBuf �fixedNet,否则优化过程中,会使常开的buffer被普通buffer替代,致使期望保存或恢复的数值不能正确操作。
　　
　　 3.2.4 Always on pin connected for SRPG
　　保持寄存器用于受到电源关断的区域,保持寄存器一般包含两级:主级与存储级。主级与本地(可开关)电源轨相连。存储级与常开电源相连,以便用最小的漏电电流保持正常状态,存储级通常使用高阈值电压晶体管。如图5所示130nm工艺库中保持寄存器版图,其中kapwr为常开电源Pin。
　　保持寄存器的性能与常规寄存器几乎完全一样,不过需要更大的面积和稍高的动态耗电。在正常运行过程中,这些寄存器具有与其他标准寄存器相同的功能,一旦发出保持启动信号,寄存器就进入保持模式,意味着可以关闭电源,处于保持模式时,时钟和重置信号不起作用。
　　在时钟树综合之前,需要对保持寄存器的常开电源Pin进行连接。布线器会把选中的器件、选中的pin连接到指定的电源stripe上去,脚本如下:
　　#SRPG virtpwr connected by nanoroute
　　setNanoRouteMode -routeHonorPowerDomain true
　　setPGPinUseSignalRoute scs8lp_srsdfrtp_1:kapwr scs8lp_bufkapwr_1:kapwr
　　scs8lp_bufkapwr_4:kapwr
　　selectNet VDD1V8
　　setNanoRouteMode -routeSelectedNetOnly true
　　globalDetailRoute
　　setNanoRouteMode -routeSelectedNetOnly false
　　以上几个步骤为电源关断设计中相对普通设计需要特别注意的地方,布局布线完成后,需要进行详细的DRC/LVS检查。
　　
　　4芯片的测试结果分析
　　
　　芯片从Foundry返回后,测试结果表明,芯片可以实现电源关断的操作,重新上电后,可以实现数据的恢复,如图6所示。
　　对于单个可关断的电源域,动态功耗为:3.04-3.25mA,供电电源关断后,静态功耗为: 189-200nA,从上述结果可以看出,芯片采用电源关断技术,可以有效的降低芯片的静态功耗。对于手持式设备,芯片的静态功耗或待机功耗要求苛刻,对一些认证IP,认证结束后,芯片正常工作状态下,不需要其继续工作,可以考虑采用电源关断技术,关断其供电电源;对于某些特殊的IP或Memory等,也可以同样采用此技术。
　　
　　5结束语
　　
　　电源关断技术要求从系统级处了解在哪里增加电源门,怎样及何时去控制这些电源门。同时切断设计的电源必须能节省功耗,因为在断电和加电转换期间的功率纯粹是浪费的。断电和加电要求一定的转换周期,也需要通过仿真来对比电源关断时节省的功率以及加电时耗费的切换功率,同时,也必须权衡考虑为实现此省电技术而需要的芯片面积和关断该设计所导致的任何性能降低。
　　采用电源关断技术实现芯片设计,要从综合阶段开始,综合过程中插入隔离单元并把普通寄存器替换为保持寄存器。接着,物理实现阶段必须了解顶部/底部(header/footer)开关的特殊电源连接需求,正确的将开关插入各自的电源域中,同时要添加特殊类型的well tap,以保证保持寄存器常开部分逻辑电路的阱连接,在时钟树综合之前,需要对保持寄存器的常开电源Pin进行连接等等。
　　为确保流片成功,芯片设计要求通过时序和信号完整性分析,来解决开关中额外的IR-drop压降、通过隔离单元的时延和控制信号对噪声的灵敏度问题。等效性检查应包括电源域识别、隔离/电源开关使能的验证以及状态保持的睡眠/唤醒序列检查等等。
　　基于以上论述,是否采用电源关断设计要经过仔细的分析,准确的评估芯片设计中采用电源关断技术后可以优化静态功耗的比例。同时,物理设计实现过程中,需要特别注意与其他普通设计的区别。
　　
　　参考文献
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　　作者简介
　　王殿超,北京中电华大电子设计有限责任公司芯片工程部 物理设计工程师;
　　易兴勇,北京中电华大电子设计有限责任公司芯片工程部 物理设计工程师;
　　潘亮,北京中电华大电子设计有限责任公司芯片工程部经理 高级工程师。