bit用于定义 一种用于14,bit,SAR,ADC的DAC设计
摘要:本文设计了用于14bit逐次逼近型模数转换器(SAR ADC)的DAC电路。针对该DAC,介绍一种全差分分段电容阵列结构以缩小DAC的版图面积;高二位权电容采用热码控制,用以改善高位电容在转换时跳变的尖峰以及DAC的单调性;对电容阵列采用数字校准技术,减小电容阵列存在的失配,以提高SAR ADC精度。校准前,SAR ADC的INL达到10LSB,DNL达到4LSB;与校准前相比,校准后,INL 本文为全文原貌 未安装PDF浏览器用户请先下载安装 原版全文
3数字校准技术
目前SAR ADC一般以二进制加权电容阵列、分段电容阵列和RC混合结构为主,精度最高已达到18位。而分段电容阵列结构的SAR ADC由于低功耗的优势应用最为广泛。为了提高SAR ADC的转换精度,我们采用数字校准技术。在ADC正常工作前,利用ADC内部的校准电容阵列对芯片的非线性因素进行测试,通过一定算法并根据ADC正常工作时的时序产生相应的校准码,储存于存储器中,待ADC正常工作时,通过数字控制逻辑将校准码加载到ADC内部的DAC子模块中,从而达到校准电容失配的目的[5-9]。
数字校准算法分析如下:
如图4(a)所示,φ1状态时,左侧电容C1接基准电压Vref,左侧电容C2接GND,同时右侧校准DAC所有电容都接地。φ2状态时,左侧电容C1接地,左侧电容C2接Vref,右侧校准电容阵列相当于一个逐次逼近型子DAC,通过逐次逼近搜索算法,得到C1与C2的电容匹配误差。
图4(a)中,CLM表示左侧电容阵列中,除了C1,C2电容外的所有电容之和,C1、C2表示相邻的两组电容,CT表示左侧电容阵列总电容值,则CLM+C1+C2=CT。类似的,图4(b)中, Clt表示右侧低位电容总和,CB表示过渡电容,CV表示右侧低位电容阵列中接入Vref的电容,Cht表示右侧高位电容总和,CT表示电容阵列总电容值Cd表示右侧高位电容的采样终端电容。另外,在具体算法分析时,假设左、右侧总电容值相同为CT。
根据电荷守恒原理,对于左侧电容阵列:
VCM(CLM+C1+C2)-Vref*C1
= Vx(CLN+C1+C2)-Vref*C2
即VCM * CT -Vref*C1= Vx* CT -Vref*C2
得到:
V=Vref+V(1) 同理,对于右侧电容阵列:
V*C-Vref(Cht-Cd)
=V*C-Vref(C||Clt)-Vref*(Cht-Cd)
得到:
V=V+Vref(2)
ΔV=V-V=Vref(3)
由上式(3)可知, 被校准的电容在两个状态下变化导致的电平变化可以通过校准阵列产生适当的容值所抵消,即ΔV=0,此过程通过观察比较器的输出即可。由于CT、Clt、CB为固定值,于是可以作如下对应:
C2-C1?圳C (4)
也就是利用校准电容阵列(在其可表示的误差范围内)将两个状态下参与比较的电容变化表达出来,如果两次变化的电容理想上为同等容值,则该变化反映了两者的失配误差即被校准阵列译出。采用上述算法,得到高7位与低1位的校准码分别为CM1、CM2～CM9,并得到整体失配校准码CM0。
4仿真结果及其分析
本次设计的DAC电路在CMOS 0.35μm混合工艺下实现。使用Cadence的AMS仿真工具对整个SAR ADC进行数模混合仿真。设定电源电压为5 V,基准电压Vref为2.5 V, 模拟输入范围为-2.5V～2.5 V,时钟信号频率为2 MHz。对SAR ADC采用Matlab建模与仿真,采样65527个点,进行码密度测试。仿真结果如图5所示。如图5(a),校准前,此ADC的INL达到10 LSB,DNL达到4 LSB;校准后,INL 本文为全文原貌 未安装PDF浏览器用户请先下载安装 原版全文