[多通道EOPDH/EOS网桥芯片的FPGA设计] 网桥芯片

　　摘要：本文介绍了一种EOPDH/EOS网桥芯片的FPGA设计，具体说明了本网桥芯片的FPGA电路设计。将许多复杂的功能集中在FPGA上实现，既可以使得设计目标快速产品化，并可以根据市场要求的变化及时修改电路设计，大大体现出了采用FPGA设计的及时性和灵活性。本设计最终采用了Xilinx Spartan-6得以验证实现。
　　关键词：EOPDH；EOS；VCG（虚级联组）；Xilinx；Spartan-6；FPGA
　　Abstract:This paper introduces a kind of EOPDH / EOS bridge chip FPGA design, detailed description of the bridge chip FPGA circuit design. Many complex functions in FPGA to achieve, can make the design of target quickly products, and can modify the circuit design in time, according to market demand changes , greatly reflects the design using FPGA timeliness and flexibility. This design finally adopted the Xilinx Spartan-6 to verify implementation.
　　Keywords: EOPDH；EOS；VCG；Xilinx；Spartan-6；FPGA
　　
　　1 引言
　　
　　 近年来，随着以太网业务的迅速普及，电信传输网中的以太网数据业务已经超过语音业务成为主流业务。由于传统的电信网采用的都是PDH技术或SDH技术组成的网络，所以利用现有的PDH网络或SDH网络来传输以太网数据业务就成为不可阻挡的潮流。现在很多设备商都在开发以太网到PDH（EOPDH）或以太网到SDH（EOS）的设备。
　　 目前市场上已有的许多相关产品功能都比较单一，缺乏一个功能齐全的集成化产品。而且根据市场需求，不同的用户总是有着不同的特殊需求，已有的产品无法完全满足客户需要。针对这种情况，我们提出了基于FPGA来实现多通道EOPDH/EOS网桥芯片的设计，芯片编号为SE0166。采用FPGA设计可以快速实现产品市场化，并可以根据不同客户提出的不同要求及时修改，从而及时为客户提供市场解决方案，大大缩短了因采用ASIC设计需要完整严格流程所需要的时间，更重要的是大大降低了ASIC设计中的成本风险。
　　
　　2 功能介绍
　　
　　 本网桥芯片实现了4路以太网数据到63路E1的反向复用；每个以太网来的数据可以根据用户需要被分配到63个E1中的n（1~63）个上传输。4个以太网数据最多可有63个E1可分配。
　　 实现4路以太网数据到63路VC-12上的映射；可根据用户需求配置，将4个以太网来的数据配置到VC-12来传输。VC-12有63个，可灵活分配来传输4个以太来的数据。支持VCAT&LCAS协议[1][2]，提供63个VCG（虚级联组）。最大可容忍个支路间的延时差为220ms。
　　 提供2个MII或4个RMII或4个SMII或1个GMII接口，FE时固定为100M全双工工作模式，GE时为1G全双工工作模式，符合IEEE802.3标准。支持VLAN，支持MAC地址学习和老化功能。
　　 本设计还支持单路EOE1模式。在这种模式下，以太网数据可根据VLAN或MAC地址被分成63个支路。每个支路的以太网数据分别对应于一个E1通道，以太网数据可以通过GFP-F协议或HDLC协议进行封装。
　　 另外，SE0166还提供了线路侧、以太网侧完备的告警指示信息和全面的管理信息，便于构建可统一运营管理的接入网管。SE0166可以实现灵活的带宽控制，处理器控制下带宽调整时的数据无损，具备自动带宽调整功能可以实现在有E1线路故障情况下以太网业务不中断，适应各种复杂的传输网络。SE0166 芯片集成度高，与交换芯片和SDH 光接口处理芯片配合，可以方便实现在SDH/PDH 网络中的以太网汇聚设备，并实现对以太网接入终端的端到端管理能力。在各物理层上均符合国际标准协议，可以实现和其它公司遵循同样标准的EOS，EOE1，EOPDH设备互通。
　　
　　3 系统模块框图
　　
　　 本网桥芯片提供4个以太网接口，每路以太网可通过VLAN或MAC地址划分到片内63路完全隔离的VCG通道，每个通道经HDLC/GFP封装后又可以根据带宽需求映射到1-16路E1；或者1-63路VC-12，再经过SDH映射处理从Telecom总线接口送出。以该芯片为核心，配以少量的外围元器件即可实现具有汇聚功能的多路以太网到多路E1转换器,或多路以太网到SDH转换器。其系统模块框图如图1所示。
　　 从图1可以看到，SE0166是一款功能非常强大，系统非常复杂的系统。它包含了63个独立的VCG通道，从以太网来的数据通过VLAN映射或以太网MAC地址影射被分配到63个VCG通道中去，通过HDLC协议封装或GFP协议封装后再完成E1可以实现业务的隔离保护和独立传输。
　　
　　4 电路设计
　　
　　 4.1 EOPDH单路E1发送和接收
　　 在发送方向上，以太网业务可被分配到63个独立的VCG中后在外部SDRAM中缓存。如果选择HDLC模式，则SDRAM中的VCG数据通过HDLC协议封装处理后再完成E1的成帧；如果选择GFP模式，则SDRAM中的VCG数据通过GFP协议封装后再送给E1成帧电路。从E1成帧器模块出来的E1数据再通过E1映射器被映射到SDH的19Mhz Telecom总线上传输。配合合适的外部器件（如SE0171），便可把Telecom总线上的E1数据转成独立的E1数据在PDH系统中传输。从而就完成了以太网到PDH数据发送。
　　 在接收方向上，Telecom总线上的E1数据经过SDH处理后，由E1解映射器从VC-12中恢复出63个E1数据流。63路E1数据再通过E1解帧电路恢复出E1的净荷数据。根据E1到VCG的映射关系，如果选择HDLC工作模式，则HDLC解帧电路工作，根据HDLC协议处理E1净荷数据，从中恢复出以太网净荷数据；如果选择GFP工作模式，则GFP解帧电路工作，根据GFP协议处理E1净荷数据，从中恢复出以太网净荷数据。恢复出的以太网净荷数据都放在外部的SDRAM缓存。最后以太网发送器电路根据VLAN[3]配置或MAC地址配置从SDRAM中调度恢复出以太网数据发送到以太网上。从而完成了PDH数据到以太网的接收。
　　
　　 4.2 EOPDH模式VCAT处理
　　 EOPDH模式下，VCAT处理模块根据ITU-T G.7043协议的规定处理数据。
　　 在发送方向上，以太网经过GFP协议封装后，根据用户需求可被任意分配到63个VCG组中。每个VCG组中最多可分配16个E1，最多有63个E1可供使用。根据协议按VCG组中分配E1的个数给所分配的E1分配序列编号（SQ），SQ从0开始分配。VCAT处理模块将GFP封装后的以太网数据按SQ顺序从0开始按字节依次在所分配的E1上发送，最后通过E1封装和映射处理后通过Telecom总线发送出去。
　　 在接收方向上，Telecom总线上的EOPDH数据经过E1解映射、E1解帧处理后，将净荷数据通过FIFO进行对齐缓存。因为要处理的各路VC-12间的最大延迟为220ms，所以接收所用的对齐FIFO采用外部SDRAM来实现。根据协议规定接收电路按SQ从小到大的顺序把FIFO中VCG组所属的E1净荷字节数据依次读出来，读出来的数据送给GFP解帧处理。
　　
　　 4.3、EOS模式VCAT处理
　　 EOS模式不支持HDLC协议处理。它和EOPDH主要区别在于它处理的是SDH的VC-12数据而不是E1数据。以太网处理和GFP协议处理和EOPDH完全相同。
　　 在发送方向上，以太网数据经过GFP协议封后，根据用户需求可被任意分配到63个VCG组中。63个VC-12可被任意分配给63个VCG组，每个VCG组最多可包含63个VC-12。对于每个VCG组，根据VCAT协议规定，按组中分配VC-12的个数给所分配的VC-12分配序列号（SQ），SQ从0开始分配。VCAT处理模块中的发送电路将GFP封装后的以太网数据按SQ顺序从0开始按字节依次在所分配的VC-12上发送，最后通过SDH处理后在SDH网络上传输。
　　 在接收方向上，SDH从19Mhz Telecom总线上解出63路VC-12的数据。根据VCG组的分配关系，将相应VCG组中所分配的VC-12数据送到FIFO中做对齐处理。接收所用的对齐FIFO采用外部SDRAM来实现。根据VCAT协议规定将VCG组中的各路VC-12数据对齐，根据SQ从大到小的顺序依次按字节从各VC-12中读出数据，完成数据的解复用功能。读出的数据再送给GFP解帧电路恢复出以太网包。
　　
　　 4.4、EOPDH/EOS模式LCAS处理[1][2]
　　 对于LCAS的操作，根据LCAS协议的规定，在EOPDH模式下，LCAS的控制信息通过E1复帧结构中第一个子帧的时隙1来传输。开销位置如图2所示。
　　 经过LCAS模块对此开销信息处理，提取相关LCAS信息，按LCAS协议要求完成了LCAS所有功能。在EOS模式下，LCAS的控制信息通过SDH帧结构中的K4字节传送。经过LCAS模块处理，收发电路通过对K4字节的处理，完成了LCAS协议的要求，包括VCG组中链路容量无损的动态添加和删除操作，以及VCG组中某些链路故障情况下的业务继续通信和链路故障恢复后带宽的自动恢复。
　　
　　5 FPGA电路设计、仿真及验证[5]
　　
　　 系统设计完成后，根据功能模块进行了功能细分。分别对各个模块进行了电路设计。因为电路功能非常复杂，所以由项目组中的好多人来参与设计。统一采用高级描述语言verilog[4]来进行代码设计，输入工具采用图形化设计工具summit和ModelSim软件来完成，仿真工具采用ModelSim。最后在Xilinx Spartan-6的XA6SLX45-3 FGG484进行了FPGA验证。综合布线软件采用的是Xilinx公司提供的Xilinx ISE Design Suite 12.4。
　　 布线的工具ISE软件界面及布线结果如下图3所示。从图中的布线结果可知整个电路使用了14339个Slice Registers，占所有Slice Registers的26%；使用了24382个Slice LUTS，占所有Slice LUTS的89%；使用了3145个RAM块，占所有RAM的49%。为了减少规模，电路设计时大部分电路设计都采用了串行设计的方法，所以逻辑资源和RAM资源使用的相对多一些。电路综合约束为110Mhz，经过FPGA验证，电路可工作在100Mhz。
　　
　　6 结束语
　　
　　 今几年FPGA技术发展很快，使得大规模复杂芯片的设计不再是ASIC的专利。FPGA厂家提供出了更大的规模、更高的速率以及更合适的价格的FPGA产品供设计者选用。设计者可以绕过ASIC设计中昂贵投片费的障碍，而采用合适的FPGA来快速实现自己的设计思想，使的产品快速占领市场。
　　 Spartan-6采用成熟的45nm低功耗铜制程技术制造，实现了性价比与功耗的完美平衡，非常适合本设计的开发。因为本设计要作为最终产品推向市场，为了保护知识产权，我们选择了Dallas 公司的DS28E01加密芯片来保护设计的知识产权。
　　 芯片的系统验证板如图4所示。图中黑圈中为Spartan-6器件。
　　
　　参考文献
　　[1]ITU-T G.7042/Y.1305 Link Capacity Adjustment Scheme （LCAS） for virtual concatenated signals, Jun.2002.
　　[2]ITU-T G.7043/Y.1343 Virtual concatenation of plesiochronous digital hierarchy （PDH） signals, Jul.2004.
　　[3] IEEE,virtual Bridged Local Area Networks,1999.
　　[4]夏宇闻，Verilog 数字系统设计教程。北京：北京航空航天大学出版社，2003。
　　[5]吴继华，王诚，Altera FPGA/CPLD设计（高级篇）。北京：人民邮电出版社，2005。
　　
　　作者简介
　　刘宇，毕业于西安电子科技大学，现在西安邮电学院深亚电子有限公司从事IC设计。