【基于BWDSP100和CPCI总线的通用处理平台设计】 usb是通用并行总线

　　摘　要：介绍采用38所自主研发的BWDSP100处理器和Altera FPGA构建的通用信号处理平台。详细阐述了BWDSP100处理器的架构，基于BWDSP100和CPCI总线标准的通用处理平台的架构设计。
　　关键词：BWDSP100；CPCI总线；链路口
　　1.引言
　　随着各种新体制雷达进入工程研制阶段，在研制周期大大缩短的情况下，信号处理系统对实时性、并行、高速、大容量处理能力等性能的要求却越来越高，对系统的功耗和可靠性也有了较严格的要求。目前国内外的多家企业、研究所等都开发了基于ADSP TS201处理器的通用处理平台[3]-[5]，但ADSP TS201[1]-[2]的处理能力已越来越不能满足新一代实时信号处理要求，需要研制集成度更高、通用性更强的信号处理平台。目前由中国电子科技集团公司第38研究所自主设计的BWDSP100是一款性能优越的国产高端DSP处理器，适用于雷达信号处理、电子对抗、精确制导武器、通信保障等领域。故选择此款高性能DSP处理器和FPGA构建CPCI总线标准的通用处理平台，以适应老雷达改造及机载预警、电子对抗、无人机、SAR成像处理、目标识别、二次雷达、指控系统等应用对信息处理能力的需求。
　　2.CPCI规范
　　CPCI（Compact PCI）规范是由PICMG（PCI Industrial Compact Manufacturer"s Group, PCI工业计算机制造商联盟）制定的，它定义了更加坚固耐用的PCI版本，用于工业和嵌入式应用。在电气、逻辑和软件功能方面，它与PCI标准完全兼容，并且适用于更加严格的环境。Compact PCI板卡采用一个或多个针孔式连接器，编号为J1到J5,用于与底板连接器接口。Compact PCI卡有3U和6U两种尺寸，3U卡为小卡，本文所介绍处理平台为6U板。
　　由于CPCI总线的通用性，该处理板可以适用于各种符合CPCI标准的场合。通用信号处理板还支持PMC背卡，设计师可以根据实际应用选择符合要求的PMC背卡。
　　3.BWDSP100介绍
　　BWDSP100处理器是一款32位静态超标量处理器。内部数据总线采用非对称全双工总线，读总线位宽512bit，写总线位宽256bit。程序空间和数据空间在物理上分离，程序存储空间为64K字，数据存储空间共192K字。单个处理器最高工作频率500MHz，峰值运算能力为26GFLOPS，片内存储器为28Mbit。BWDSP100处理能力32位复点FFT如表所示
　　BWDSP100处理器具有4个DSP执行核，每个DSP 执行核中都含有一个特殊处理单元（SPU），SPU主要负责部分特殊函数的计算，如：正余弦函数、反正切、自然对数以及倒数等。BWDSP100有四个位宽为8bit的全双工链路口，链路口最高可工作在内核时钟速率的1/2。BWDSP100处理器的并口支持8位、16位、32位和64位外部存储器，也可利用外部并口总线扩展外部存储空间。外部存储器可以选择RAM、FLASH、EPROM等器件。利用并口外接FLASH或EPROM器件，还可以存放DSP的加载程序，实现系统的引导加载。
　　BWDSP100具有DDR2内存控制器，用于连接内部逻辑和片外DDR2存储器，实现对DDR2存储器的读写操作，保证数据的正确传输和存储。DDR2存储器在工作时需要多个命令相互结合才能正确完成各种方式的读写操作。DDR2接口承担了管理复杂时序关系的任务，用户只需要发送读写命令、数据和地址就可以实现对DDR2控制器的读写操作，DDR2接口会在必要的时序关系中自动执行所需的其它DDR2控制命令，并保证控制命令之间满足时序约定。
　　BWDSP100支持串口，其中串口是各种设备之间进行通信的关键模块，当一个设备需要和另一个连接的设备进行通信时，通常采用数字信号。在发送端，这种并行的数字信号必须转换成串行信号后，才能通过有线或无线传输到另一个设备。在接收端，串行信号必须要被恢复成并行信号后才能进行处理。UART就是用来处理这种数据总线和串口之间串-并和并-串转换工作的。
　　BWDSP100处理器具有丰富的接口资源，在应用系统开发时，可以将多片DSP处理器组合，形成功能更加强大的板级应用系统。在BWDSP100的几种用于通信的片上外设中，链路口、并口、DDR2接口适用于吞吐量大、数据率高的数据传输；UART接口适用于低速率、小批量数据传输或多处理器间的控制信息传输；GPIO适用于多处理器间的控制信息传输，以及多处理器间的任务同步。
　　4.平台架构
　　为提升机载雷达信号处理机多通道、并行、大运算量的实时处理能力，通常采用DSP＋FPGA的结构和模块化设计构建雷达信号处理机，从而适应不同的工作环境和任务需要。新型通用处理平台采用高性能BWDSP100和大容量FPGA为核心，主要实现DBF、DPC、FIR、 SAR/ISAR等高速实时信号处理算法。
　　通用处理平台的架构如图一所示。采用四片BWDSP100和FPGA搭建，BWDSP100内核时钟最高为500MHz，内部存储器大小为28Mbit，可外扩DDR2存储器支持需处理大批量数据的图像处理、雷达信号处理等应用；采用FPGA实现与CPCI总线的接口，完成与主控计算机的通信。由于处理平台应用场合的不同，数据输入的时序和格式各不相同，FPGA的可编程性保证了通用处理平台的通用性。数据可以通过CPCI总线进入FPGA进行预处理，预处理结果传送给DSP进行信号处理，处理结果可再通过FPGA送到CPCI总线，并通过CPCI总线回传给计算机，最终结果由计算机输出。
　　图一.通用处理平台架构
　　通用处理平台的对外通信总带宽高达50Gbps。通用处理平台采用链路口实现BWDSP100与外围设备（FPGA）的通信，单个链路口传输速率可达4Gbps，处理平台的设计具有很强的通用性，可以根据用户的需要用于多种场合，外部数据既可以通过高速串行接口GXB又可以通过CPCI总线进入，可根据用户需求在FPGA中进行灵活的设计。