[多片大规模FPGA的ASIC原型验证平台快速设计方法] 原型验证
摘要: 近年来,ASIC设计规模的增大,在带来实现高性能芯片系统可能性的同时,也带来了前所未有的芯片验证问题。一片容量最大的FPGA通常已不足以容下百万、千万门级的逻辑设计,将整个设计分割到多片FPGA中,FPGA之间通过AHB、APB、AXI及PLB等高速总线互联,成了大规模ASIC或系统级芯片(SoC)验证的唯一选择。
多片大规模FPGA的ASIC原型验证平台的复杂度与规模迅速增加,在最短的时间内完成一次性成功的平台设计任务,这对系统工程师的设计方法提出了严峻的挑战。传统的设计方法几乎不可能满足苛刻的设计周期的要求。鉴于此,本文提出了一种新的多FPGA的ASIC原型验证平台的快速设计方法-采用Allegro FPGA System Planner (FSP)工具以及自主开发的宏脚本,该方法在管脚分配、页端口互联以及层次化设计的顶层处理等方面都能自动实现,与传统方法比,只需要约1/4的原理图设计时间,自动化程度高,不易出错。
关键词:多FPGA;FSP、协议;ASIC;原型;SoC;验证;平台
1引言
随着ASIC 设计越来越庞大、越来越复杂,单片FPGA已不能满足设计验证要求,多片FPGA验证应运而生。RTL逻辑的分割、多片FPGA间的互联拓扑结构、FPGA的IO分配、外部时钟树(Clock Tree)、高速外设与FPGA互联以及系统的可靠性与稳定性,都给系统工程师带来了前所未有的挑战。
在过去的多年里,一直困扰板级系统工程师的是如何为FPGA之间以及FPGA与外设之间的手工管脚分配,这是一个极为繁琐、费时而且易错的设计过程。值得庆幸的是,借助先进工具FSP以及新的方法学,已经能将工程师从这样的痛苦中彻底解放出来。
本文以一个板载有4片FPGA (Xilinx Virtex-5 XC5LX330-FF1760)的ASIC/SoC原型验证平台为例,介绍了接口器件建库、互联协议定义以及物理连接优化的管脚分配等关键技术。这种新的设计方法学已成功应用于我们多个FPGA的验证平台设计过程之中,在帮助工程师加速设计周期、提高效率、减少重复修改设计次数,以及免除大量的繁琐、易错、手工重复的操作等方面发挥了决定性作用。
2外设与接口器件建库
首先是建立外设与接口器件的FSP库,其典型流程如图1所示。为了得到一个语法与逻辑正确的接口器件库,必须遵循如下4个步骤:
Library >Create Part from Symbol.
a) Logical > Edit Model and Add Group
b) Logical > Define Voltage level and IO Standard
c) Layout > Edit pin Properties
d) Check Model and OK
3互联协议的定义
有了外设与接口器件库,就可以开始根据PCB的预布局在FSP界面之中进行FPGA与外设接口器件之间的逻辑布局。布局之后,就可以开始定义FPGA之间或FPGA与外设之间的互联协议,如图2所示,包括信号Net名称、管脚类型、IO标准以及为信号组指定FPGA的IO Bank。
4设置物理连接规则与产生互联网络
当完成了互联协议定义之后,我们就可以设置物理互联连接规则,并执行FPGA与外设互联与IO分配的程序,得到如图4的互联网络结果。
5产生原理图与器件图形
根据FPGA IO与外设接口的互联网络,接下来就可以按照向导来生成器件符号symbol以及对应的原理图,如图5所示。
根据产生的原理图可以导出一个完整的、考虑了物理连接与优化布线的IO分配的网表,可以供PCB工程师进行物理布线。
如图6所示,这是一个我们采用FSP方法设计的多片FPGA验证平台图片。基于这个平台,已有多个65 nm SoC项目得到成功验证,其中包括PowerPC、ZSP、2D/3D GPU、DDR2、PCIE、STAT II、USB2.0、Ethernet、NAND、SD/MMC、HDMI、Audio、ADC/DAC等主要IP、高速接口以及AHB、APB、AXI内部总线。
6总结
对于多片FPGA验证的ASIC设计领域仍然有很大的研究开发空间。随着FPGA的容量以及ASIC规模的不断增加,多片FPGA系统验证的新方法将不断涌现。本文提出的多片大规模FPGA的高端ASIC验证平台的设计方法,以及帮助工程师缩短设计周期、自动化替代大量的手工操作的核心技术,对从事FPGA系统设计的工程师具有一定的借鉴意义。
值得一提的是,一次性成功的ASIC验证平台设计,除了新的FSP方法,还依赖于高速的板级设计与分析方法包括信号完整性与电源完整性、频域与时域分析以及FPGA-PCB团队协同设计。
参考文献
[1] Co-verification of Hardware and Software for ARM SoC Design - Jason R. Andrews. 2005
[2] Cadence Allegro FPGA System Planner Datasheet. 2009
Aptina推出高动态范围汽车图像传感器
Aptina今天宣布推出MT9M024图像传感器,该产品是该公司不断扩大的汽车成像解决方案组合中的最新成员。这款1.2兆像素、1/3英寸光学格式传感器提供了多种先进功能,包括超过115dB的高动态范围(HDR)、全局运动补偿以及可以增强极低光条件下像素性能的DR-PixTM技术。MT9M024可以实现细节丰富的高清视频 (720p/60fps),并且可以随时支持环绕显示,它提供了先进的成像技术,通过针对车道偏离警告和交通标志识别等汽车前向式解决方案的卓越图像质量,来增强驾驶者的安全性。
MT9M024正在推动汽车相机技术的新趋势。这款传感器提供了高性能和高清视频能力 (720p/60fps),并提供了卓越的像素灵敏度,以便在极低光环境下捕捉细节。通过Aptina的DR-PixTM技术,低旋光性能得以改善,同时也没有影响图像质量。该公司对HDR技术的持续专注已经使动态范围超过了115dB。动态范围的延伸实现了悬殊光线条件 (前向式或汽车显示应用会遭遇的情况) 下的卓越图像质量。
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