基于CBIC的DDFS设计_设计

　　摘要:通过基于标准单元CBIC设计流程,利用多级流水线技术和函数对称性算法,设计并优化了一种基于 ROM 结构的直接数字频率综合器(DDFS)。经VCS仿真测试和DC约束综合,该设计工作频率可达 175 MHz,具有面积小,功耗低等优点。能作为一个IP核,方便地集成到信号发生器、相控雷达、调频通信、声纳系统、软件无线电等领域应用。
　　关键词:CBIC;DDFS;ROM;流水线
　　
　　Design for DDFS base on CBIC flow
　　
　　ZHANG Yong, HUANG Shi-zhen
　　(Fujian key Laboratory of Microelectronics & Integrated Circuits, Fuzhou University, Fuzhou 350002, China)
　　
　　Abstract: Designed and optimized for Direct Digital Frequency Synthesizer (DDFS) base on a structure of ROM, following the flow of CBIC (cell based IC), and by using several stages pipeline technology and the algorithm of a few functions. Simulation results showed that the circuit’soperatingfrequency up to 175 MHz ,also had the characteristics of low power and small area .It can be used as IP core , integrated comfortably for the fields such as signal generator, Phase- controlled radar, communication, sonar systems, software radio .
　　Key word: CBIC; DDFS; ROM; Pipelining
　　
　　1引言
　　
　　 直接数字频率合成器(DDFS)具有频率转换快、输出信号建立时间短、频率分辨率高、频谱纯度高[1]、输出信号频率范围大、频率切换相位连续、 全数字化处理等优点。以前由于其成本高、功耗大、难以实现和需要高速的D/A变换器,所以DDFS技术仅仅用于高端和军事应用。近年来,随着集成电路制造技术的发展,特别是CMOS工艺的成熟,加上先进的DSP算法和新型结构使得单芯片DDFS系统可以实现各种各样的应用。
　　设计中的 DDFS 是通过基于标准单元集成电路(CBIC)设计流程,运用4级流水线技术和函数对称性算法,以及基于压缩 ROM 结构来设计与实现的。经仿真测试,该方法设计的DDFS,工作频率可达 175 MHz,具有面积小,功耗低等优点。可作为一个IP软核在相关领域使用。
　　
　　2DDFS系统原理
　　
　　DDFS一般由下列几个基本块组成:一个相位积分器、一个相位幅度存储器(ROM),一个数字模拟转换器 (DAC)和一个滤波器(LPF)。相位积分器由j位频率寄存器和j位全加器和一个j位相位寄存器组成,结构原理图如图1所示。
　　 其中,频率寄存器用来存储数字相位增量字。在每一个时钟脉冲沿,数字相位增量字与上一时钟保存在相位寄存器中的值相加。相位增量字代表相位角步长,即每隔l/fclk秒就加上原来的值来产生一个线性增加的数字值。相位值是采用模为2j的j位相位积分器的溢出特性来产生的。相位积分器的溢出速率就是DDFS的输出频率:
　　 fout=ΔPfclk/2j(1)
　　 在这里,ΔP是相位增量字,j是相位积分器的位数,fclk是输入时钟频率,并且fout是输出频率。公式(1)中,相位增量字是一个整数。因此当相位增量字如为l时,得到相位分辨率:
　　 fout=fclk/2j(2) 从上面的公式(2)可知,存储正弦幅度值的ROM的大小与j值成正比。虽然大的 ROM能提高频率分辨率,但同时也会导致DDFS的面积与功耗也与之成正比,从而降低了整个系统的性能。因此,需要采取一种压缩技术来缩减 ROM 的大小。
　　
　　3DDFS设计
　　
　　 这里设计的DDFS,内部具有11个小模块,分别为5种分频模块,40位串并控制字模块,32位控制字分组模块,32位4级流水线加法器模块,5种相位偏移模块,查询地址截断模块,查询地址变换模块,查询值修正模块,查询8:1 ROM压缩模块等, 顶层模块如图2为所示。
　　 由于DDFS系统的核心是相位累加器,它由N位加法器与N位相位寄存器构成,类似一个计数器[3]。加法器将频率控制字与累加寄存器输出的累加相位数据相加,把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端,以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样,相位累加器在时钟作用下,不断对频率控制字进行线性相位累加。相位累加器在每一个时钟脉冲输入时,把频率控制字累加一次,相位累加器输出的数据就是合成信号的相位,相位累加器的溢出频率就是DDFS输出的信号频率。由于设计的相位累加器是一个32位加法器与32位相位寄存器构成,如果直接用一个简单的加法器来设计,则必然会增加累加器的延迟,从而降低了整个DDFS系统的速度。因此这里考虑到了使用流水线技术,流水线技术可以缩短时钟的周期,并提高吞吐能力。流水线的每一级在得到电路第一个输出之前都要加上一个周期的延时。两级流水线中输入信号变化的效应要在两个时钟周期之后才能在输出端显现。时间延迟会通过流水线累加。时间延迟有效地在电路的输入输出之间引入了时移,即在N个时间步之后的组合逻辑的输出是由在N-m步应用的输入所引起的,其中m是流水线的级数。然而,由于流水线技术是以牺牲面积为代价的。因此,为了提高累加器的时序,在与面积进行折衷后,采用了4级流水线技术,如图3所示。
　　 图3中把32位加法器的输入,分成4级来进行,每级8位,把第N-1级的最高位进位,作为第N级的最低进位。
　　DDFS系统中的另一个要点就是ROM的设计,该存储器存储的是以相位为地址的一个周期正余弦信号的采样编码值,包含一个周期正余弦波的数字幅度信息,每个地址对应于正弦波中0到360度范围的一个相位点。考虑到整个DDFS系统的精度,要求该ROM的输入地址为10位,位宽为10位,则这个ROM的大小为2^10*10bits,这将是一个很大的面积,而且ROM的功耗与面积是成正比的,因此,对各种压缩ROM算法的研究就变得至关重要。设计中的ROM采用函数对称性算法,利用正弦函数的对称性得到2π周期内的波形。由于正弦函数在第二象限的波形和余弦函数在第一象限的波形是一样的,这表明,ROM 表中只需存储第一象限的正弦、 余弦函数值。采用这种压缩技术,可以缩减 3/4的 ROM 大小。当然,需要额外的逻辑来产生相位积分器输出的补码和ROM表的输出。其他压缩算法还有Sunderland结构[4]、Nicholas结构[5]等等,这些算法都是在采用正弦函数对称法的基础上进一步改进实现的。
本文为全文原貌 未安装PDF浏览器用户请先下载安装 原版全文 　　ROM 主要有三种实现方法:第一种是用RTL让综合器生成,第二种是使用Memory Compiler工具生成,第三种方法是采用全定方法来生成。三种方法各有各的优缺点:第一种方法比较简单直观,但对于存储量比较大的ROM来说,如果通过编写RTL代码来让综合工具综合,一般综合过程需要花费很长的时间,而且综合出来的面积会比较大。第二种方法也是比较常用的方法,只需在Memory Compiler工具导入一个存储正弦幅度值的文件 ,便可以生成与之相应的一系列工艺库文件,综合时把它当成一个黑匣子来使用,采用这种方法生成的ROM也有利于后端过程中的处理, 但是由于这种ROM是工具采用固定的方式生成的,因此在时序上有一定的局限性,在对于速度要求较高的设计中,这种方法就不是很理想。第三种采用全定制的方法,产生的面积、功耗、速度效果最好,但是设计周期相对前面两种方法会比较长。由于权衡利弊后,本次设计中采用了第二种方法。
　　
　　 3.1功能仿真
　　 设计中使用的功能仿真软件是 Synopsys公司的 VCS。对DDFS设计中32位4级流水线加法器的RTL级功能仿真,如下图4所示。
　　 设计中的加法器采用4级流水线的方式,将32位的输入分为4组 8位数据分别相加,并且在每组数据相加时都插入一组寄存器,此图显示的为后面3组数据相加,各个进位位相继周期性的在0、1之间来回的跳变,充分显示了4级流水线加法器的轮换速度、吞吐量、并行操作的优越性。
　　 图5是对DDFS顶层模块的功能仿真。由于设计中的DDFS是一个可分频的模块,可以从下图中看出随着分频系数K从0,2,4的变化,输出的波形也跟着做出相应的变化。
　　 该DDFS设计还集成了相位偏移的功能,能够产生多种初始相位的输出波形,以满足不同应用的要求。图6为相位偏移为π时的输出波形,即经历了1/ 2 正弦周期延迟。其中,延迟是通过状态机控制计数器来完成的。
　　
　　 3.2 综合结果
　　 这里的设计由于电路规模比较小,因此采用自顶向下的综合方法,使用TSMC 90 nm的工艺库, 线载模型选择wl10,工艺条件设置为slow,在175 MHz的频率下对 DDFS模块用DC进行综合,在综合时将由Memory Compiler 生成的ROM当成一个黑盒来处理[6]。结果如表1所示。
　　
　　4结束语
　　
　　 本文设计并实现了一个基于CBIC 流程的DDFS IP软核,包括结构算法、 RTL编写,ROM的生成及功能仿真、 DC综合、时序分析,最终完成了整个DDFS芯片的前端设计。在 90 nm 工艺条件下,实现的 DDFS 电路具有175 MHz的工作频率,具有面积小,功耗低等优点,较好地满足了设计的要求。
　　
　　参考文献
　　[1] Ashkan Ashrafi, Aleksandar Milenkovic, and Reza Adhami. A 1GHz Direct Digital Frequency Synthesizer Based on the Quasi-Linear Interpolation Method [J].Department of Electrical and Computer Engineering.IEEE, 2007, 147(61):8-10.
　　[2] 刘静, 赖琳晖.一种低复杂度 DDFS的设计与 ASIC实现[J]. 微电子学 ,2009, 39(5):620-622.
　　[3] 蓝天 ,张金林.直接数字频率合成器 DDS的优化设[J].电子技术应用 ,2007 ,785(9):87-88.
　　[4] Xuefeng Yu, Foster F. Dai .2 GHz 8-bit CMOSROM-Less Direct Digital Frequency Synthesizer[J]. IEEE,2005,378(25):56-58.
　　[5] J.M.P. Langlois, D. Al-Khalili .A Low Power Direct Digital Frequency Synthesizer with 60 dBc Spectral Purity[J]. New York, 2002 ,346(6):237-239.
　　[6] 邹雪城,邹志革.VLSI 设计方法与项目实施[M] .北京:科学出版社 , 2007,149-151.
　　
　　作者简介
　　张涌,硕士。
　　黄世震,副教授,福建省微电子集成电路重点实验室主任,主要从事集成电路的研究。
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