IPTM [Magma,FineSimTM工具对模拟IP设计的支撑]

　　摘要:电路模拟仿真是模拟IP设计过程中最为耗时的环节,尤其对于锁相环IP,设计的周期往往取决于模拟仿真收敛的时间。某型嵌入式微处理器芯片的锁相环IP,要求共享数字部分的电源网络且具有较宽的工作频率(输入频率10 MHz～100 MHz,输出频率50 MHz～900 MHz可调)。该设计指标对电路的模拟验证工作带来巨大的挑战,需要模拟验证的工艺角与工作条件的组合多达近百种,传统的Spice方法不可能在可接受的设计周期内完成模拟验证工作。Magma公司的FineSim工具在保证全Spice精度的情况下,基于大规模并行计算平台,使用多线程/多进程的方式加速电路模拟验证的过程,多机条件下加速比超过了3。该锁相环IP在0.13μm CMOS工艺线上进行了搭载实验,实测结果表明该锁相环完全满足了设计要求。
　　关键字:电路模拟;模拟IP;锁相环;并行SPICE;FineSim
　　
　　1引言
　　
　　基于环形振荡器(Ring Oscillator,RO)的锁相环(Phase Locked Loop,PLL)结构简单,与主流的CMOS工艺兼容,在模拟/数模混合集成电路领域具有广泛的应用。
　　嵌入式微处理器芯片对PLL电路提出了很高的要求。在某型嵌入式微处理器中,针对不同的应用需求,要求PLL输出的时钟信号覆盖数十直至吉赫兹的范围,具有较低的抖动和功耗开销,具体的性能要求如表1所示。
　　为了削弱数字电路开关噪声的影响,集成于大规模集成电路中的PLL通常采取独立供电的方式,并且往往采用双电源供电来分离PLL核心电路中数字部分与模拟部分的耦合噪声。但是,独立双电源供电对于PLL的集成应用来说却是一个不大不小的麻烦。在很多嵌入式应用领域,芯片的封装管脚是较为紧张的资源,独立双电源供电无疑会造成较大的成本劣势。本文涉及的这款嵌入式微处理器也不例外,封装管脚无法为PLL电路分配独立的供电通路,因此要求PLL电路能够共享数字部分的电源系统。
　　对设计指标和应用需求的分析来看,共享电源系统和宽频率范围是本文设计的PLL的基本需求,研究的重点主要针对这两个方面展开。文章的第二部分重点阐述了针对共享单电源和宽频工作范围的设计,并在第三部分介绍了模拟仿真过程中的问题以及解决方法,最后第四部分进行了总结。
　　
　　2使用单电源对称负载PLL的结构
　　
　　共享电源系统最直接的问题就是电源噪声的隔离与抑制。通常,数字电路的开关噪声会通过电源耦合、衬底耦合等方式对模拟IP产生极大的干扰,在常见的电路中为了削弱这种干扰,需要对模拟部分采取包括分离供电、EMI隔离、深槽隔离、多环保护在内的多种隔离措施,以衰减噪声信号的功率。
　　一般的,PLL电路直接共享数字电路的电源系统往往会带来灾难性的影响。为了隔离数字系统的电源噪声,同时满足该型嵌入式微处理器芯片对PLL的设计需求,本文研究提出了一种“LDO+PLL”的构架,如图1所示。
　　 总体构架上PLL由两部分组成,低压降稳压电路(Low Drop-Out Regulator,LDO)通过全芯片的IO电源(3.3 V)向PLL核心电路提供1.2 V的工作电源,并进行电源滤波,隔离数字部分的电源噪声;PLL核心电路如图1中下半部分所示,电路采用对称负载式差分结构。
　　
　　 2.1 LDO供电电路
　　LDO作为供电方案中的一种,具有输入电压范围宽、输出纹波小、结构简单、面积开销小、高电源抑制比、低噪声等优点。典型的LDO的结构框图见图2,电路由参考基准电压源(Voltage Reference)、放大器(OPA)、输出调整管(MOS)、反馈网络(R1/R2/CL/Resr),以及过温/欠压保护电路(Guard)构成。反馈网络采样负载端的供电电压,并形成反馈电压信号,运算放大器OPA求取来自反馈网络的采样电压和基准电压源的电压信号的差值,并放大该差值并作为功率MOS管的控制信号,以此形成闭环控制系统。
　　 0.13μm CMOS工艺要求数字电路部分采用1.2 V和3.3 V两种电源进行供电,内核电路使用1.2 V电源,IO电路使用3.3 V电源。就内核1.2 V电源来讲,与PLL环路所需要的1.2 V电源之间缺乏足够的电压裕度,不适合作为LDO的输入电源,因此LDO采用数字部分的3.3 V电源作为输入电源。
　　基准电压源是LDO中最关键的部件之一,带隙基准(Bandgap Voltage Reference,BGR)是一种与CMOS工艺具有较好兼容性的基准结构。PN结的结电势与温度成反比例关系,而工作在不同集电极电流密度下的三极管的发射结电压之差与温度成正比例关系,BGR正是利用这两种电压相互补偿,产生与温度和电源电压无关的参考基准[1]。图3给出了本设计中使用的带隙基准的电路结构,利用运算放大器输入“虚短(Imaginary Short)”的原理,求取三极管对[Q0,Q1]和[[Q2,Q3]发射结电压之差,同时保证所有的三极管工作在相同的电流下,该电流为与温度成正比的电流(Proportional To Absolute Temperature,PTAT)。根据前文的原理,三极管Q4的发射结电压与温度成反比,因此经过补偿后可以产生与温度无关的基准输出VREF[2]。
　　 前馈噪声和负载噪声问题是LDO设计中需要慎重对待的。图4是模拟过程中采集到的PLL电源线上的噪声波形。前馈噪声来源于数字电路的开关噪声,而PLL本身振荡过程中的电流变化同样会对电源网络产生上行噪声。图4中可见,数字电路的周期性开关形成的瞬时电源-地通路造成了电源网络上的低频噪声,而PLL振荡过程中的工作电流的变化形成了电源网络上的高频噪声,这两种噪声的叠加使得电源网络上出现了如图4所示的噪声波形。
　　 不论是对于前馈噪声还是对于负载反馈噪声,对噪声的响应能力实质上反应了LDO电路的瞬态响应(Transient Response,TR)能力,从这个意义上讲,单电源PLL对LDO的TR性能提出了很高的要求。
　　图2中包括滤波电容CL在内的反馈网络是确保LDO输出的重要部分,其中CL能够在一定程度上减小LDO输出的纹波。但反馈网络同时也是限制TR性能的一个因素。对于片内集成的LDO而言,滤波电容CL的容值不会很大,因此在确保不发生振荡的前提下,可以采用较小的滤波电容,并使用单位反馈。
　　除此之外,下列几个有关LDO的性能参数也是必须要加以考虑的,主要包括:
　　 ● 输出电压与负载电流,这是LDO电路的基础参数,结合PLL核心电路的要求,最大负载电流小于30 mA,输出电压1.2 V;
　　 ● LDO自身的功耗,除了调整压降在功率MOS管上的功耗开销之外,LDO的其它电路都会产生功耗,相对于分立组件的LDO而言,片上集成的专供PLL环路使用的LDO自身的负载和功耗开销都处于较低的范围内,因此LDO电路其它部分的开销就需要被有效的控制。
　　
　　 2.2 对称负载结构的宽带PLL
　　图1中的PLL环路是一种典型的二阶环路。以环形振荡器RO为基础的压控振荡器(Voltage Controlled Oscillator,VCO)在偏置电压的作用下可以产生高频振荡;鉴频鉴相器(Phase Frequency Detector,PFD)比较参考时钟CLK_IN和反馈时钟BACK_CLK的频率/相位差,并控制两个电荷泵(Charge Pump,CP)的控制信号;环路滤波器对电荷泵的输出积分形成控制电压Vctrf;偏置电路BIAS将控制电压Vctrf转换为差分VCO的控制电压Vbn和Vbp。
本文为全文原貌 未安装PDF浏览器用户请先下载安装 原版全文 　　 图5是该PLL中采用的VCO延迟链和延迟单元的结构框图[3]。VCO采用四级延迟单元形式,每一级相位延迟为45°。
　　宽带PLL是一个经典的三阶二类电荷泵PLL,在满足稳定性限制的前提下,可以利用阶模型进行计算。PLL必须满足一定的限制条件才能成为一个可靠的反馈系统,其中包括稳定性限制和过载限制,即环路增益K必须小于输入参考频率ωi(rad/s)一定的因子,其中K=■・K■・R・■(rad/s)。而这个因子根据不同的输入参考频率ωi,不同的电容比b,不同的零点频率ω■=1/τ■=■又有所不同,因此必须考虑一定的设计余量。
　　经过降阶简化的三阶二类锁相环的传递函数及阻尼因子、环路带宽的公式如[1]、[2]和[3]所示。
　　 H(s)=N■[1]
　　 ω■=■ [2]
　　 ?灼=■・ω■=■■[3]
　　结合图1,优先保证最关键频点的性能是PLL环路参数设计的基本原则。根据设计需求,这个范围是300 MHz ~ 800 MHz左右。由于该结构的环路特性与环路分频比具有弱相关性,优先考虑最常用分频因子的数值,习惯上该值取为N=■=10。在对抖动性能的考察上,将主要考虑以下几个频点的情况,包括20 MHz,33.3 MHz,50 MHz,66.7 MHz,80 MHz,100 MHz。这个频率范围基本覆盖了从50 MHz到1 GHz的应用。
　　下面先根据输入参考频率66.7 MHz,环路分频比为10的单点条件计算电路参数值。其中,环路带宽K在考虑稳定性以及高阶极点的影响后选择K/ωi =1/20;考虑边界分频因子会恶化相位裕度,增加20～30%的设计冗余,相位裕度选择PM =60°,该条件下的电荷泵电流选择Icp=175uA,VCO采用四级差分环振结构,对VCO实测的增益为:
　　 K■=2π・2e9 rad・s■・V■[4]
　　经验数据表明,版图后仿真的输出频率的结果通常要降低一半左右。根据上面这些参数和相位裕度最大法,可以计算所有其它电路参数,该条件下的所有参数见表2。
　　进一步地,可以根据阻尼因子的表达式[3]计算阻尼因子如式[5]。
　　 ?灼=■・ω■=■■≈1 [5]
　　 采用二极管连接方式的PMOS管实现的有源电阻的阻值能够对电荷泵电流变化做出响应,从而实现阻尼因子的稳定,因此可以选用有源电阻的方式实现环路电阻。但是需要注意的是通常所使用的MOS电流一阶分析公式是基于长沟道器件的简化数学模型,而短沟道晶体管受限于速度饱和效应,其特性与长沟器件具有很大的不同。简而言之,速度饱和效应就是指载流子的迁移率达到了饱和,因此通常短沟器件的计算电流值将小于实际值,图6对比了长沟道器件和短沟道器件的电流情况。
　　 因此,在根据电阻求解可变MOS电阻时,考虑短沟道效应,电荷泵的电流值需要适当放大,取Icp=2・175μA=350μA,公式[6]给出了尺寸的计算值。
　　 R≈■=■
　　 →■=■≈32[6]
　　 PLL的手工分析是进行PLL设计的基础,通过上述的分析计算可以获得进行PLL设计的初始迭代参数,但精确的参数需要通过仿真模拟过程的反复迭代来获得。
　　
　　3设计模拟的过程与FineSim工具
　　
　　与数字IC的设计不同,模拟验证工作是模拟IP设计中最为关键的阶段,同时也是耗时最长的一个环节。
　　前文所知,该PLL是一款宽带的PLL,具有很大的参考时钟范围和输出时钟范围,并且具有1～32倍的可配置倍频因子,模拟验证时必须考虑不同工艺角、工艺条件、输入激励以及倍频配置的组合情况。图7描述了本款PLL模拟条件的组合,其中T表示仿真温度,P表示器件的工艺角,V表示电源电压,F表示参考时钟频率。状态归并之后,经过统计本文设计的PLL需要在15种输入参考、20种倍频因子、5种工艺条件、4种温度条件、以及3种电源电压条件下进行模拟验证,而一次配置下的瞬态分析往往需要数天的计算,这无疑是极端庞大的工作量,耗时也相当长。
　　 同样地,与数字IC的设计不同,模拟IP设计过程中特别注重晶体管级电路模型对物理世界的还原程度,因此模拟精度是必须要慎重选择的。高精度的模拟无疑能更加准确的反应电路的物理特性,但同时也会导致计算量过大,模拟时间过长,而模拟精度过低则失去了模拟工作的意义。
　　对于本文设计的PLL而言,仅一种工作条件下的SPICE模拟就可能耗费数天的时间,较为全面地覆盖PVTF的模拟验证需要完成巨大模拟验证工作量,因此选择一款快速、高效、高精度的仿真工具对于模拟验证工作是十分有必要的。
　　在众多的高精度的SPICE模拟器中,Magma公司的Finesim工具较为适合本文PLL的设计需求。FineSim能够将传统的SPICE模拟计算过程并行加速,可以在多CPU或者网络计算环境下实现高并行度的高速大规模计算,并可以在确保全SPICE精度。正是因为这种加速能力,本文的PLL设计过程中选择了FineSim工具,实测多机条件下加速比超过3。
　　表3描述了少部分模拟方案,其中考虑了不同的参考频率,不同分频因子,不同工艺角以及模拟温度,同时进行了带寄生参数的网表的Magma FineSim和HSPICE模拟对比,模拟精度均为1 ps,FineSim精度设置为SPICE3,FineSim基于2(机)×2(CPU)×4(核)的双CPU多机并行环境运行。
　　这些模拟工作还仅仅是全部工作中的一小部分,实际使用Magma FineSim工具的效果证明,在多种模拟条件下,利用大规模并行计算环境,FineSim的加速比普遍超过了3,从而极大地缩短了模拟周期。图8和图9分别给出了Hspcie和Finesim在某一种模拟条件下计算得到的VC输出曲线和PLL高频时钟输出波形。图10描述两种模拟器获得输出时钟的眼图。
　　 HSPICE和FineSim的输出结果同时证明了PLL电路的功能正确性。对比HSPICE和FineSim的输出波形,对于主要考察的输出时钟波形而言,FineSim与HSPICE的结果实现了较好的吻合,均方根抖动差别较小,而对于VCO的控制电压VC而言,FineSim的输出波形在上电过程中未能与HSPICE完全吻合,这反映了FineSim(SPICE3)模拟精度在一定程度上差别。
　　 图11和图12分别给出了该PLL的版图效果和测试芯片的显微照片,PLL基于0.13μm CMOS Logic工艺实现,芯片面积为150×260μm2。
　　SPICE模拟验证在模拟IP的设计过程中尤为重要,从PLL的设计过程中可以看出,Magma FineSim工具在基本不损失模拟精度的情况下,实现了很好的模拟加速。
　　
　　4总结
　　
　　以PLL为代表的模拟类IP的设计过程中电路
　　(下转第66页)
　　模拟工作占据了庞大的工作量,尤其是在模拟激励或工艺角过多的情况下,模拟计算量将呈现爆炸式激增。为了缩短模拟验证的周期,基于大规模并行计算环境的SPICE模拟的并行加速显得尤为重要。本文设计的单电源宽带PLL是一种典型的模拟IP,其模拟验证过程中的计算量十分巨大,需要进行数百种条件下的瞬态分析模拟。在Magma公司FineSim工具的支持下,利用大规模并行计算机群,可以实现有效地模拟加速。
　　实际设计结果表明,利用Magma FineSim工具能够有效的验证该单电源宽带PLL的功能和性能,在并行计算环境的支持下,实测加速比超过3。
　　
　　参考文献
　　[1] Razavi B. Design of analog cmos integrated circuits. Columbus, Ohio: McGraw-Hill Companies, 2002
　　[2] Xinpeng X,Zhihua W,Dongmei L. A low voltage high precision cmos bandgap reference. Proceedings of 25th Norchip Conference, NORCHIP, November 19, 2007 - November 20, 2007, Aalborg, Denmark, 2007. Inst. of Elec. and Elec. Eng. Computer Society
　　[3] Maneatis JG, Horowitz MA. Precise delay generation using coupled oscillators. IEEE Journal of Solid-State Circuits, 1993, 28(12): 1273
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