[一个高精度\低成本10位数字模拟转换器的设计与实现] 高精度DA转换器
摘要:随着集成技术的日益发展,高精度的数字模拟信号转换器模块(DAC)已经是许多芯片中不可或缺的模块。影响数模转换精度关键的因素之一是电阻的匹配程度。本文详细地描述和实现了一个采用UMC 0.35μm工艺的高精度、低成本的10位DAC的设计电路,该电路对电阻匹配系数要求与7位DAC的要求相同,对工艺、版图精度的要求降低了8倍,在相同精度要求下有效减小了版图面积,降低了设计难度和生产成本。最后在版图上采用新颖的排列方式,进一步降低了温度等因素的影响。本文设计的DAC的精度为DNL范围在-0.2～+0.2,INL范围在-0.6～+0.6。该模块已经成功应用在某些驱动芯片中。
关键字:数字模拟转换器;温度计码;电阻匹配;版图
Design and Simulation of a 10-bit Digital-to-Analog
Converter with High-Precision and Low-Cost
MA Ye , LI Bin
(School of Electronic and Information Engineering, South China University
of Technology, Guangzhou 510640, Guangdong, China)
Abstract: With the development of IC technology, high-precision digital-analog converter module (DAC) has been one of the indispensable modules in chips. One of the most critical factors which affect the precision of the digital-analog converter is the resistance matching degree. In this paper, a 10-bit DAC with high-precision and low-cost is designed and implemented by 0.35μm process technology. The requirement for the matching coefficient of the resistance in this circuit is the same with that of the 7-bit DAC, which means the requirement of the process technology and the precision of the layout is decreased by 8 times, resulting in low cost. Finally, the temperature effect on the layout is further decreased by the proper layout of the DAC. The testing results show that the scope of the DNL is -0.2~+0.2 and that of the INL is -0.6~+0.6.The proposed DAC has been successfully applied in the commercial motor chips.
Key words:DAC;thermometer code;resistance matching ;layout
1引言
随着信息时代的飞速发展,日益精确的信息处理芯片对数模/模数转化器(DAC/ADC)精度提出越来越高的要求,高精度、低成本的数模/模数转换器的设计面临着严峻的挑战。本文研究一种提高DAC转换精度的方法,并通过新颖的电路和版图结构,设计了一个高精度、严格单调的数模转换器。
传统DAC有两种典型的架构:R-2R阶梯式结构和2nR结构。传统的R-2R LADDER 结构如图1所示[1,2]。
该结构的特点是速度快,但对电阻的匹配与温度特性要求很高。假设图1是一个10位DAC,最大输出为2 mV。当输入码字是0,111,111,111时,输出电压是0.999 mV。当输入码字跳变为1,000,000,000时,输出电压是1 mV,此时MSB(most significant bit)b10接偏置电源,其它位开关都接地。如果b10位有0.001 mV的误差将导致DAC输出曲线的非线性,即MSB位电阻偏差必须保证在0.001/1 = 0.1%以内,才能保证DAC的单调性。这样,对于高位数的DAC将给版图以及工艺制程提出非常高的要求。
2nR阶梯结构非常简单,对电阻匹配要求也很低。但是随着DAC位数的增加,芯片面积也急剧增加导致了成本上升,并且这种DAC响应速度很慢。对于10位的 DAC需要210个电阻,因此该结构的设计只适用于低位数的DAC。
本文采用一种分段阶梯的电阻网络架构设计一个高精度10位DAC,有效地避免了两者的短处,同时在版图设计上采用新颖的排列,从而使电阻匹配系数要求与7位DAC的要求相同,降低了芯片的设计难度与生产成本。
2分段阶梯结构DAC
分段阶梯结构的DAC是R-2R结构与2nR结构的结合,是经常采用的一种DAC结构。分段阶梯DAC的示意图如图2所示。
分段阶梯结构中的关键是决定哪几位采用温度计码(thermometer code),最大程度地降低脉冲尖峰对DAC的影响[3,4]。很明显,使用温度计码结构的位数越多,对尖峰脉冲的抑制效果更好。但是采用的温度计码结构位数越多,电阻个数会以指数增长,成本也急剧地增加。因此,在选择使用温度计码结构位数和版图面积上存在一个折中。从仿真的结果得出,在该10位DAC中采用3位的温度计码能有效地抑制脉冲尖峰对性能的影响(如图3),图中曲线族是不同工艺角的仿真结果。从图中可以看出分割位数取3的时候,尖峰脉冲与版图面积达到一个最理想的折中。
因此,本文设计的DAC高三位采用温度计码结构,低7位采用R-2R阶梯结构。该DAC总共包括1024个模拟输出级,采用三位温度计码的分割结构将其分割成了八个128级的模拟输出。从图2可以看出,右边的R-2R结构产生128级的模拟输出,左边的分割结构控制着八个128级模拟输出。左边的三位分割结构由一个3-8解码器控制(如图4),其真值表如表1所示。这样分割的高三位不受电阻匹配的任何影响,只要DAC低七位的严格单调性就可以保证DAC的DNL在-1～+1范围内。即MSB位由原来的bit9降低到了bit6,对电阻匹配要求降低了8倍,提高了DAC产品精度与良率。
3版图设计
无论是采用哪种结构的DAC,电阻的匹配特性都影响着电路的性能。有效地控制影响电阻匹配的因素可以提高电路性能。
3.1 电阻排列设计
晶圆上分布的电阻匹配主要存在两种斜率误差:线性误差和二次误差。线性误差主要是掺杂、氧化层厚度和电源供电差异等导致的。在晶圆的X Y平面上如图5(a)所示。二次误差是因为温度和芯片上的应力造成的,如图5(b)所示。图5(c)直观地给出了这两种斜率误差对电阻匹配的综合影响[5]。
本文为全文原貌 未安装PDF浏览器用户请先下载安装 原版全文 从图5可以看出,对DAC中电阻有效的排列可以降低因为不匹配所导致的误差。
典型的排列顺序有纵横方案(Row-Column Schemes)和层次方案(Hierarchical Schemes)等。表2可以看出电阻不同排列顺序对积分非线性误差(INL)性能优化的贡献[5]。
积分非线性(INL)是DAC的一个重要性能指标,是实际的有限精度特性和理想的有限精度特性在垂直方向上的最大差值。DAC的积分非线性(INL)是每一位的误差的累计。从表2中可以看到电阻版图排列方式对DAC性能影响很大,表中最后那种新的排列方式最大地优化了线性误差。因此,版图上电阻优化的排列顺序对DAC性能有着积极的影响。
3.2版图设计
在本文设计中的创新主要是通过电阻版图排列顺序来优化DAC电路的性能。首先电阻的不匹配系数公式为
σ(ΔRV)%=(1)
其中W、L分别为MOS管的栅宽和栅长,AΔRV是由工艺决定的[6,7]。根据UMC 0.35μm工艺提供的电阻匹配报告,AΔRV为1.4999/100。在DAC中MSB对性能影响最大,因此该设计中把高三位电阻的2R用4组电阻串联,每组由两个单位电阻R并联如图6所示,从而使电阻面积增大,降低不匹配系数,最后通过版图的布局将电阻在晶圆上的误差降到最低,进一步优化DAC的性能。
本文设计的DAC采用UMC0.35μm工艺实现,具体的版图如图7所示。
图7中8根黄色的电阻对应图6中展开的电阻,DAC版图总共使用了90根电阻。在版图中尽量增加动态随机分布,从而有利于抵消不匹配的影响。将版图尽可能地对称从而使电阻组合后(并联、串联)的阻值与理想值更接近。
从图6和图7中可以看到,电阻1&2、3&4、5&6和7&8是并联后再串联组成2R的MSB电阻。在版图上的排列如图7所示,主要考虑了三个因素:(1)电阻的并联。如1.05R与0.95R并联为0.49875R,与理想值0.5R偏差0.25%;1.01R与0.99R并联为0.5049495R,与理想值偏差为0.49%。因此电阻并联的话,应该使并联的电阻尽可能的阻值相等。在版图设计上让其间距最小来实现。(2)电阻的串联。如1.05R与0.95R串联为2R,1.01R与0.99R串联为2R。因此电阻串联的话,应使其版图尽可能的对称。在该版图里,设计上使4组串联的电阻以版图的三个中心点对称。(3)电阻的线性误差。在图5中可以看到电阻分布的斜率误差曲面存在三个中心点,因此在设计该DAC电阻版图时,充分利用这个特性在版图中设计了三个中心点来抵消斜率误差的影响。最后,DAC版图应该尽量摆放在芯片中心位置并远离功率管,以降低应力和温度对其特性的影响。
4测试结果
图8是在常温下使用3.3 V电压供电,DAC特性的测试结果。DNL的测试结果范围在-0.2 ～ +0.2,INL的测试结果范围在-0.6 ～ +0.6,设计的电路具有很好的单调性。
图9是DAC最大输出时的温度特性数据。左图是传统版图排列的DAC温度特性曲线,右图是本文设计的DAC温度特性曲线。由于本文设计的版图中采用三个中心点分布有效地降低了由于温度变化所导致的二次斜率误差,提高了DAC的温度特性。
图10是DAC的传输特性。从编码0到编码1023可以看到DAC的输出电流从0 mA单调线性地变换到102.3 mA,每一步是0.1 mA。
5结束语
本文在UMC 0.35μm制程下设计了一个10位高精度、严格单调的数模转换器,主要在电路结构和电阻版图排列上进行了创新。设计中有效地降低了电路对电阻匹配系数的要求,因此可以在一定的工艺条件下设计出更高位数、更高性能的DAC。另外,新颖的版图排列使DAC受温度与外部应力的影响减小,保证了传输特性的严格单调性与DAC的高精度。该电路结构简单并具有良好的传输特性,可以应用在大多数音频、马达等控制芯片中。
参考文献
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[2]Michael Peter Kennedy,“On the Robustness of R-2R Ladder DAC’s,” IEEE TRANSACTIONS ON
(下转第58页)
CIRCUITS AND SYSTEMS-PART I: FUNDA- MENTAL THEORY AND APPLICATIONS, VOL. 47, NO. 2, FEBRUARY 2000 pp.109-116
[3] Mikael Gustavsson, J. Jacob Wikner ,and Nianxiong Nick Tan, “CMOS Data Converters for Com-muni cation”, Kluwer Academic Publishers 2002 pp.95-96
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[6]Marcel J.M. Pelgrom, Hans P. Tuinhout and Maarten Vertregt, “Transistor matching in analog CMOS app- lications,” 1998 IEEE pp.915-918
[7] Dongwon Seo,“A Heterogeneous 16-Bit DAC Using a Replica Compensation”,IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS―I: REGULAR PAPERS, VOL. 55, NO. 6, JULY 2008,pp.1455-1463
作者简介
马烨,华南理工大学电子与信息学院微电子研究所硕士研究生,研究方向模拟集成电路设计。
李斌,华南理工大学电子与信息学院微电子研究所教授,博士生导师,研究兴趣半导体器件物理和集成电路可靠性以及模拟集成电路设计。
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