超宽带系统CMOS全集成射频收发器设计 rf收发器制作通信系统

　　摘要:本文介绍3.1-4.8GHz MB-OFDM系统的CMOS射频收发器。电路采用直接变频架构,由接收器、发射器和频率综合器组成。采用PGS隔离技术和其他隔离措施完成了单片射频收发器的版图布局。后仿真结果表明,接收链路可提供的最大增益为72dB,其52dB为可变增益,三个子频带内噪声系数介于5.2-7.8dB,带外IIP3不低于-3.4dBm。发射链路可提供的可控输出功率-8dBm到-2dBm,输出1dB压缩点不低于4dBm,输出信号边带抑制约44dBc,载波抑制不低于34dBc。频率综合器在三个频点间的跳变时间小于9ns。芯片采用Jazz 0.18μm射频CMOS工艺设计,面积为6.1mm2。在1.8V电源电压下,总电流约221mA。
　　关键词:超宽带 射频收发器 接收器 发射器 频率综合器
　　Abstract: A fully integrated transceiver for WiMedia MB-OFDM UWB system in the 3.1-4.8GHz band is present in this paper. The transceiver adopts direct-conversion architecture including RF Receiver,Transmitter and Synthesizer. The post simulation results show that the receiver achieves a maximum total voltage gain of 72dB with AGC range of 52dB, an average total noise figure of 5.2 to 7.8dB in the three bands and the outband IIP3 better than -3.4dBm. The transmitter achieves an controllable output power between -8 to -2dBm, the output P1dB better than 4dBm and the sideband rejection about 44dBc and the LO suppression of 34dBc. The switching time between different bands is less than 9ns. The ESD protected chip is fabricated in Jazz 0.18μm RF CMOS process with an area of 6.1mm2, consuming about 221mA (RX+TX+Syn+Buffers) from 1.8V supply.
　　Key words:MB-OFDM UWB transceiver receiver transmitter synthesizer
　　
　　1引言
　　
　　 超宽带(UWB)技术作为一种新型短距离高速无线传输技术,可在10米距离内获得480Mb/s甚至更高的数据传输率。它兼具高速、低功耗和低成本特点,被认为是未来短距离无线通信的重要技术。2002年美国联邦通信委员会(FCC)最先批准UWB技术民用,开放3.1-10.6GHz为其工作频段,并限制其发射功率谱密度不高于-41.2dBm/MHz,以便与其它无线通信系统如GSM,WLAN和Bluetooth等共存。
　　 目前,MB-OFDM方案[1]得到更多科研、商业机构的支持[2-4],2007年3月被国际标准化组织(ISO)和国际电工委员会(IEC)采纳。该协议把3.1～10.6 GHz的可利用频带分成14个子频带,5组。每个子频带占用528 MHz带宽。其中,3.168～4.752 GHz为“Group1”,也称作第一工作模式(Mode One)。(图1)
　　 整个UWB通信物理层包括三个部分(图2):天线接收微弱的无线信号,经射频接收器解调与放大得到低中频信号,模数转换器把该信号转化成数字信号,进行基带信号解调等处理;反之则通过发射器链路完成基带数字信号的调制与发射。本论文主要完成其中射频收发器前端的设计,其工作频段为3.1-4.8GHz。
　　
　　2收发器系统架构
　　
　　 根据MB-OFDM UWB协议,从系统的角度射频收发器主要关注如下问题的实现。首先FCC限定UWB的发射功率谱密度不高于-41.2dBm/MHz;考虑到发送信号的带宽为528MHz,并且发射信号在一个时间周期里在三个频带内的跳变,因此发射功率可以计算如式(1)所示;考虑到发射器前端与天线间滤波器、接口等功率损耗,因此要求发射器输出功率约-7dBm;其次,为了支持高速数据传输和误码率的要求,射频接收器需要提供良好的宽带噪声性能,同时要有良好的线性度以抑制来自WLAN,Bluetooth的带外强干扰信号。另外,UWB需要实现在不同频带内9ns的快速跳变[1],因此频率综合器在不同频率间的切换时间要低于该值,并要求良好的相位噪声及带外Spur,以保证输出频谱罩的要求。
　　PTX,hop=-41.25dBm/MHz
　　 +10log10(3×528)=-9.3dBm (1)
　　 针对以上问题的分析,本论文提出了基于直接变频方式的射频收发器实现方案,其结构模块框图如图3所示,对应于图2中的射频收发器模块。整个系统除天线、射频带通滤波器及接收端功率单转双巴伦(Balun)采用片外器件外,其余电路均实现了芯片内集成。系统可以分为四个部分:射频接收器、射频发射器、频率综合器及数字逻辑控制单元。射频接收器完成信号的接收、解调、滤波和放大,可以直接供给模数转换器进行处理;发射器完成从数模转换器过来的模拟基带信号的衰减、调制及功率可控发射;频率综合器通过电感电容缓冲器分别向接收/发射链路提供正交LO/载波信号;数字逻辑控制单元能向不同模块提供数字控制位。
　　
　　 尽管直接变频收发器架构具有器件少,面积小,功耗低及有利于系统的单芯片全集成等优点,但还需针对该架构本身固有的缺点进行如下优化:
　　
　　 电路采用全差分结构,以减小偶次交调失真;
　　 1) 在接收器链路,增大低噪声放大器与混频器之间的反方向隔离,减小LO信号的过通及其引起的直流失配的问题;
　　 2) 在低通滤波器和可变增益放大器中分别使用直流失调校正电路模块(DC Offset Calibration,DCOC)减小直流失调对后级电路的影响;
　　 3) 在发射器链路,优化I/Q两路器件尺寸,尽量减小模拟基带信号通路上I/Q失配以及直流失调;
　　 4) 频率综合器的VCO和PLL工作频率在4224MHz,通过混频,在频率综合器的输出得到三个子带的中心频率分别为3432、3960、4488MHz,因此发射器功率放大器的工作频率不同于PLL锁定频率,避免了功放对VCO的频率牵引。
　　另外,由于整个收发器系统包括射频电路、模拟基带电路和数字控制电路,从整个系统芯片集成实现的角度考虑,不同模块之间的隔离效果对收发器性能至关重要。特别是目前基于低衬底电阻率的CMOS工艺,电感与电感间通过衬底耦合十分严重,这也是芯片全集成时重点关注的问题。
　　
　　3接收器链路[8]
　　
　　接收器链路框图如图3中所示,天线接收到微弱信号,通过片外带通滤波器对带外强干扰信号进行衰减,经Balun转换成差分信号后,送到接收器前端电路进行处理。接收器工作于480Mbps的数据率时,其灵敏度为-70.4dBm,而ADC输入端需要的峰峰值电压约600mV(VP-P),考虑OFDM信号6dB峰均功率比(PAR),因此接收链路至少满足65dB的电压增益,其中有40dB为可变增益以满足不同输入信号时的正常工作。为了优化接收信号的信噪比SNR,对于CMOS 0.18μm工艺而言,7-8dB的噪声系数是可以实现的。为了抑制带外强干扰信号,接收器的输入三阶交调点IIP3和1dB压缩点P1dB应该高于-9dBm和-23dBm[2,3]。
　　 如图4所示为采用的增益可控全差分低噪声放大器的简化原理图,这里没有给出相应的偏置电路、ESD PAD等效电容和Bonding线电感。电路采用电阻负反馈结构,信号经过片内耦合电容后进入源极负反馈的M1,同时经过反馈电阻Rf直接到达输出端;M3为共栅管,它可以提供较好的输出隔离,一方面减小M1管的CGD受Miller效应的影响,另一方面可以隔离输出的感性负载,提高LNA的稳定性;通过Vctrl控制M5和M6的开启和关断来对跨导电流分流,实现增益的可调。电路的输入阻抗实部是由反馈电阻Rf和主放大管M1-2共同决定的,其中以Rf为主。当电路处于低增益状态时,由于增益减小,电路的输入阻抗实部发生变化,输入匹配剧烈恶化,因此在Rf旁添加M7和M8开关管和Rfp进行输入匹配补偿。
　　
　　 低噪声放大器的输出直接交流耦合到下变频混频器的输入。最常用的双平衡Gilbert单元的跨导级为两个共源管。若要处理正交I/Q信号,则需要两个Gilbert单元,四个跨导管。为了得到足够的跨导增益,这些跨导管的尺寸通常较大,带给LNA的容性负载很大,影响了LNA正常增益特性,恶化了噪声性能。为了解决这个问题,混频器I/Q两路共用一个跨导级,在相同偏置电流下可得到更大的跨导增益[6]。如图5所示为跨导级合并的正交下变频混频器简化原理图,尽管每个管子的尺寸有所增加,但带给LNA的容性负载仍减小很多,同时降低了版图了走线上的寄生。在开关管共源端注入电流IF,目的是进一步减小输出电阻上的静态电压降以增大电阻提高转换增益,同时还可以抑制开关管1/f噪声向中频输出的泄露[7]。
　　 如图6所示为5阶切比雪夫低通滤波器和VGA结构[9]。考虑到信号第一个子带中心频率在4.125MHz处,可以在混频器的输出和低通滤波器之间插入交流耦合电容,使其与后级输入电阻构成的高通滤波器的下截止频率位于2MHz,能够有效滤除直流失调和1/f噪声;该耦合电容将混频器的输出负载和LPF的输入并联在一起,并成为LPF第一阶无源滤波的一部分。第一阶无源滤波器之后是两级Biquad,它又是由两级基于伪差分运算放大器(Operational Transconductance Amplifier, OTA)的Gm-C结构组成。VGA为源极电阻负反馈型差分放大器,其输出采用直流失配校正模块(DC-offset Correction, DCOC)进行直流失配校正,采用数字电容阵列(digital controlled capacitance arrays, DCCA)来调谐LPF的上截止频率。输出缓冲器为深反馈型单位增益放大器。因此整个接收器链路增益可控功能由LNA、Biquads以及VGA实现。仿真结果表明,LPF和VGA能够实现6～48dB的增益,其中42dB的可变增益,增益步长为6dB,100mV输入激励下输出THD 　　
　　5频率综合器
　　
　　 本文采用的频率综合器系统框图如图11所示[11],它是基于单边带混频器的频率综合器[3]。
　　
　　整个频率综合器只采用一个整数分频锁相环,用于产生4224MHz的信号;得到的4224 MHz信号经过一个独立的除法器链路和一个低频单边带混频器产生264MHz I/Q信号和792MHz I/Q信号,因此这些低频信号不需要由额外的锁相环路提供。为了提高边带杂散抑制,该结构在264MHz I/Q信号和792MHz I/Q信号进入混频之前,利用264 MHz信号与792 MHz信号的反相相位关系分别使用多相滤波器进行滤波。需要注意的是混频器产生的边带信号恰好会成为带内严重的Spur;其载波信(4224GHz)的泄漏会对接收器和发射器产生干扰。该信号会通过两种方式出现在接收器和发射器上:一种是QSSB的泄漏;另外也可以通过衬底的耦合,因为该信号由VCO产生,功率较大,耦合到发射器上变频混频器的输出端经PGA的放大,会对接收器接收到的带内信号产生严重的干扰(恰好出现在264MHz处)。相比较[12],本结构在面积和功耗方面都得到了优化,因为少了一个PLL,同时也减小了电感的使用数量。
　　
　　6芯片版图实现
　　
　　 电路的版图设计首先要解决隔离问题,不同信号(射频、模拟、数字信号)的交叉耦合不仅会恶化电路性能,甚至能够导致电路不能正常工作。针对耦合产生的原因,常用的隔离技术主要有如下几种:PAD Bonding线的长度控制、电源分离、地分离、保护环(Guard Ring)、深阱隔离、以及图案地隔离(Patterned Grounding Shielding,PGS)等。前几种通常使用较多,特别是不同电路模块采用不同的电源和地,如射频电源、模拟电源、数字电源以及相应的地。其中PGS对于高掺杂衬底上电感之间的隔离效果较为明显,尽管PGS最初提出的目的是为了提高片上电感的Q值[12-13]。
　　
　　 如图12所示为使用Jazz 0.18μm RF 1P6M CMOS工艺实现的射频收发器版图。布局主要从信号输入输出角度和模块之间隔离的角度进行布局。如图所示,由于频率综合器面积较大,可以将其布在中间,方便上载波信号和下变频LO信号的输出。接收器RX输入信号对VCO的大信号比较敏感,把RX放在离VCO较远的一端,可以减小电感衬底泄漏对RX的影响,同时避免TX电感上较大信号对RX接收信号的干扰。对数字模块如逻辑控制单元(Logic Cell),需要在有源区下面使用深阱技术进行隔离,减小数字信号对衬底的干扰。整个射频收发器包含ESD保护PAD在内芯片总面积为3.4×1.8mm2。
　　
　　 表-2给出了版图后仿真部分结果的总结,结果满足系统指标的要求。
　　
　　7结论
　　
　　 论文介绍了适用于MB-OFDM UWB 3.1-4.8GHz 全集成射频收发器的设计与版图实现。分析了系统设计中存在的难点问题,并提出了相应的电路解决方案。采用了常用的隔离技术及对电感衬底耦合隔离的PGS技术,实现了整个射频收发器的版图。后仿真结果表明,设计完全满足系统性能的要求;这对未来更高频段的超宽带收发器集成乃至针对中国超宽带标准的芯片设计具有重要的借鉴意义。
　　
　　 致谢
　　 感谢上海市科委集成电路设计专项(08706200700)对本文研究的支持。
　　
　　参考文献
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