国际半导体技术路线图【国际半导体技术发展路线图(ITRS)2009年版综述(3)】

　　3严峻的挑战 　　 　　 我们将半导体技术未来面临的挑战分为“近期(从现在开始直至2016年)”和“远期(2017年以后)”两部分。 　　 　　 3.1 概述
　　 工业界的持续研发努力使得按比例缩小的进程重新加速并多样化。闪存器件的按比例缩小仍然是2年一个周期,直至2010年。MPU则是两年半一个周期,直至2013年;而DRAM则是3年一个周期。因此,“节点(node)”这个词不再能够对技术发展趋势进行清晰的定义。在“工艺集成、器件和结构”一章中,我们可以看到有很多种改进MOSFET性能的方法,我们称之为平面体MOSFET、FD-SOI MOSFET和Fin-FET的“并行发展”。
　　 ITRS已经开始进入新的时代,业界开始应对CMOS按比例缩小的理论极限问题。有很多技术方面的挑战,包括图形生成、先进材料、形变工程(特别是对非平面器件结构),结的漏电、工艺控制,以及可制造性等。这些技术挑战还包括CMOS器件和新的类型的存储器器件的SoC和SiP集成。为了实现半导体工业的持续发展,需要面对所有这些基础性的问题。
　　 每个国际技术工作组提出的困难和挑战收集在一起,归总成为“综述”一章中的“严峻的挑战”一节。这一节是为了帮助读者从整体上把握重大技术问题。
　　这些困难和挑战分成两大类:一是提高性能;二是经济有效地进行生产。它们也被归结在路线图的“近期(从2009年到2016年)”和“远期(从2017年到2024年)”时间框架之内。
　　
　　 3.2 近期的挑战
　　 3.2.1 提高性能
　　 1.逻辑器件的按比例缩小[工艺集成、器件和结构,前端工艺,建模和模拟,以及计量]
　　 平面CMOS工艺的按比例缩小将面临着显著的挑战。按比例缩小的常规路径是通过减薄栅介质的厚度,缩短栅长,并增加沟道掺杂浓度。这种方法可能不再满足性能和功耗所设定的应用需求。新材料系统和新的器件架构的引入,以及连续工艺控制的改善,需要突破按比例缩小的壁垒。
　　等效栅氧化层厚度(EOT)的减薄将继续成为严峻的挑战,特别是对高性能和低运行功耗应用来说,更是如此,尽管高κ金属栅材料(HKMG)已经开始得到使用。界面层的按比例缩小和/或硅-高κ界面的质量对22 nm及更先进的技术代的EOT按比例缩小来说,是十分重要的。引入更高介电常数(高κ)的介质材料,同时又抑制由于带隙变窄引起的隧穿电流,也是近期需要面对的挑战。需要综合优化完整的栅层叠材料系统、最优的器件特征(功耗和性能)以及成本。这些材料的变化给MOSFET技术带来了严峻的挑战,而二氧化硅/多晶硅在长期以来作为最可靠的栅层叠系统一直扮演着关键的角色。
　　平面MOSFET需要高沟道掺杂以控制短沟效应,需要折中的因素是迁移率退化和增加的漏电功耗。在按比例缩小的器件中,使用掺杂来控制阈电压也会导致阈电压的离散性的增加,在电源电压按比例降低的过程中,给电路设计带来了困难。预期将会出现新的器件结构,例如多栅MOSFET(例如finFET)和超薄体FD-SOI。特别困难的问题是对超薄MOSFET的厚度的控制,包括它的离散性。对这些问题的解决方案应该是在电路设计和系统架构方面同时进行改善。
　　 2.存储器器件的按比例缩小[工艺集成、器件和结构,新兴器件研究,前端工艺,建模和模拟,以及计量]
　　 工业界的持续研发努力使得按比例缩小技术得以加速并变得多样化。基础的存储器包括独立的和嵌入式的DRAM、SRAM以及NAND和NOR闪存。新型的存储器包括硅/氧化层/氮化层/氧化层/硅(SONOS)、铁电RAM(FeRAM)、磁RAM(MRAM)和相变存储器(PCM)。
　　 DRAM器件的挑战是:在特征尺寸不断减小的情况下实现足够的存储电容,高κ介质实现,低漏电流存取器件设计,以及对字线和位线的低方块电阻材料。对独立的DRAM,高κ材料当前被用于SIS结构的沟槽电容器。在2007年,需要实现金属顶部电极,而在2009年,当50 nm以下的特征尺寸需要使用介电常数高于60的介质时,可能需要实现带有高κ介质的完整的MIM结构。在SOC应用中,嵌入式的DRAM将带来新增的集成方面的挑战,例如:层叠电容器周围的深接触孔所需的接地规则和逻辑器件的接触接地规则之间的匹配。
　　与层叠电容器相比,沟槽DRAM所需的先进电容器材料要推迟几年才能实现,然而,对层叠电容器DRAM的单元尺寸因子是6,而沟槽DRAM的单元尺寸因子仍然是8。用于沟槽电容器的新的单元概念,依赖于能否使用3D阵列晶体管结构对常规的平面转移器件进行替代,预期在65 nm技术代将得到使用,以缓解器件的按比例缩小问题。
　　 闪存市场的快速膨胀将使得业界更加关注这些器件的材料和工艺方面的挑战。随着它们市场的加速发展,闪存器件正在成为关键尺寸按比例缩小和材料技术的新的技术驱动力。NAND闪存器件的有效尺寸F,现在看起来要领先于DRAM的半节距尺寸。
　　 闪存器件的关键挑战是隧道介质的不可按比例缩小性、多晶间介质的不可按比例缩小性、介质材料特性,以及尺寸的控制等。在闪存器件中,连续的按比例缩小和写入电压的降低需要使用更薄的多晶间氧化物和隧道氧化物。隧道氧化物必须要足够厚,以保证足够的保持时间;同时要足够薄,使得擦除/写入比较容易。多晶间介质必须要足够厚,以保证保持时间;同时需要足够薄,以便保持几乎恒定的耦合比。随着相邻的多晶硅栅的缩小,控制栅多晶硅和浮栅的边缘的交迭将不再可行。因此,高κ层间介质需要保持可接受的耦合比水平。闪存的挑战也包括进入主流制造领域,以及新的存储器类型和存储概念,例如MRAM、相变存储器和FeRAM。MRAM单元尺寸的可按比例缩小性和写入功耗的降低需要在2008年就得到解决。FeRAM的关键问题与单元的耐久性、电源和单元尺寸的可按比例缩小性有关。MRAM和FeRAM继续发展的另一个困难是它们可以经济有效地和逻辑电路技术集成在一起。FeRAM要更加困难一些,而MRAM看起来似乎更加适合与后道流程集成在一起。如果能成功实现交叉点二极管(cross-point diode)和3D集成的话,那么,合成/过渡金属氧化物阻性单元(Complex/transitional metal oxides resistive cell)有潜力用于高密度应用。
　　 3.高性能和低成本的RF和模拟/混合信号解决方案[用于无线通信的射频和模拟/混合信号技术]
　　 在 　　 4.新的栅层叠工艺和材料[工艺集成、器件和结构,以及前端工艺]
　　 等效栅氧化层厚度的不断降低,已经开始成为与未来器件按比例缩小相关联的最困难的挑战之一。更高的介电常数(高κ)和金属栅电极需要在2008年前后开始引入。及时实现这些技术,将需要应当对多个挑战性的问题,包括对栅电极功函数的适当调节,保证充分的沟道迁移率,以及栅层叠的完整性等。由于界面层的控制和高κ材料的可用性等问题,在集成器件中,5?�以下的高κ材料的可按比例缩小性仍然是一个严峻的挑战。对迁移率和栅介质漏电流的影响是在这个高度按比例缩小的EOT水平上需要积极应对的问题。此外,高κ材料的可靠性,包括介质击穿特性(硬击穿和软击穿),晶体管的不稳定性(电荷陷阱、功函数稳定性、金属离子游离或扩散)等问题,都必须要解决。
　　在2008年,在先进的微处理器中实现了基于硅的场效应晶体管的栅层叠方面的重要突破,即使用基于铪的介质(介电常数值大约为20)来取代氮化SiO2介质。掺n的和掺p的多晶硅栅电极也被双功函数金属栅所取代,消除了多晶硅的耗尽效应。然而,使用适当的金属栅并在16 nm技术代将栅氧化层的EOT减薄到0.8 nm以下,以及在16 nm技术代以后减薄到0.6 nm以下,仍然是未来与器件按比例缩小相关的最严峻的挑战。需要更高介电常数的介质并具有和硅之间的足够的导带和价带的便宜,以及更薄的界面二氧化硅层。减少多栅器件的栅层叠的界面态是16 nm及更先进的技术代的严峻挑战之一。另一个关键的挑战是高κ介质和硅之间的界面层的按比例缩小,同时不产生由越来越明显的库仑散射和远程声子散射导致的沟道迁移率恶化。更高迁移率的材料,例如锗,锗硅,以及III-V族化合物半导体,将会被用来增强沟道载流子输运能力,这给未来的高κ介质层叠带来额外的困难,这是因为层叠结构的表面特性比较复杂,并缺乏高质量的自然的界面氧化层。必须要解决对更新的高κ氧化层材料的可靠性的要求,包括介质击穿特性(硬击穿和软击穿),晶体管不稳定(电荷陷阱、功函数稳定性等)。
　　DRAM的不断地按比例缩小使得我们必须在更小的单元面积中制备存储器电容,同时,为了保证被存储数据的可靠性,也要求电容数值至少不能低于25～35 fF。这导致了高介电常数(高κ)介质材料的引入,例如四方晶系的氧化锆、氧化钽、掺杂Ba/Ti的高κ介质或这些材料的多组分层叠结构,以及3D存储器结构。在亚45 nm技术代之后将等效氧化层厚度缩减到3 ?�以下,同时保持很低的漏电流水平(每单元几fA),是DRAM工业界面临的一个严峻挑战。
　　另一方面,对闪存器件,持续的按比例缩小和写入电压的降低,将需要使用更薄的多晶间和隧道氧化层。隧道氧化层必须要足够厚以保证足够的保持时间,但同时它也需要足够地薄,以使得擦除和写入变得更加容易。而多晶间的氧化物也必须要足够厚以保证保持时间,同时又要足够薄以保证几乎恒定的耦合比。这个困难的折衷问题阻碍了按比例缩小,这需要将高κ材料和3D结构的器件引入到闪存工艺。尽管通过电荷陷阱层或内嵌的纳米晶体层来取代浮栅会对按比例缩小有所帮助,但是,在读写循环中,如何在按比例缩小的器件空间内的陷阱层中保持足够多的电荷量以确保充分的读出裕度,是一个严峻的挑战。这在多级单元(MLC)中将变得更加严峻,在MLC中,不同的存储位之间只有不到十个电子的差别。
　　 5.32 nm和22 nm半节距[光刻]
　　 32 nm半节距是光刻成像方案的一个关键的转折点。193 nm的水浸没工艺的有限的数值孔径难以充分解决这个节距的问题,除非通过双图形生成或曝光过程,将密集的节距分离成为更大的节距。然而,光刻的成本也将加倍。波长降至13.5 nm的远紫外线光刻(EUVL),要比ArF激光的水浸没式光刻的波长短一个数量级,给工业界带来了发展摩尔定律的明确的希望。在半节距达到11 nm之前,不需要二次曝光,因此,对设计规则的限制会更少。然而,EUVL仍然需要高能量、高效率的光源、更耐久的光刻胶、无缺陷和高平整度的掩模板,以及相关的基础设施。在这些领域内的开发工作是很繁重的。多电子束无版光刻还处于早期开发阶段,它有潜力消除掩模板存在的问题,取消一些限制性较强的设计规则,并提供制造的灵活性。已经有两种早期的α级设备在开发之中。在展示高分辨率成像和CD控制方面,已经取得了一些进展。还需要在制造设备的开发时间表、成本、缺陷、套刻精度、光刻胶等领域进行研究。
　　 对22 nm半节距光刻来说,水浸没的193 nm扫描器和双图形生成方法,会严重地影响极大的掩模版误差增强因子(mask error enhancement factor,MEEF)、晶圆线条边缘粗糙性和设计规则限制等问题。通过两次以上通过图形生成工具可以以更高成本为代价对上述问题有所缓解。EUV系统的数值孔径必须要提高到0.36以上,以便能够使k1系数和用于32 nm半节距的0.25的半节距可比。增加成像透镜的数量是可能的,但是会导致需要更高的能量源并限制吞吐率,因此,在经济上是缺乏吸引力的。多电子束无版光刻届时将会得到更好的开发,但是它无法支持在相同光刻场尺寸下增加像素数量所需的高写入速率或并行操作。如果能够实现每次曝光和工艺的成本不变,并且面积和基于掩模版的曝光工具类似,则它将很可能成为逻辑电路和存储器应用中最为经济的、受到广泛欢迎的解决方案。
　　 6.掩模版[光刻]
　　 掩模版技术正在变得越来越昂贵和困难。掩模版的成本每经历一代,都会大幅上升。不断增加的分辨率加上越来越大的掩模版误差增强因子(mask error enhancement factor,MEEF),以及更高水平的母版增强技术(reticle enhancement technology,RET)使得掩模版的关键尺寸不均匀性和放置精度都难以得到满足。掩模版的特征尺寸正在向亚分辨率(sub-resolution)方向发展,而有限的吸收厚度和极化的照明使得这些问题变得更加恶化。远紫外线(EUV)掩模版的要求更加严格,它需要无缺陷的超平基板,并且需要在无保护膜的情况下曝光。检验先进掩模版是非常昂贵和费时的。对现实的检验波长来说,检验的分辨率已经接近极限。对光化学的掩模版的检测和验证最终对EUVL来说是不可避免的。这又进一步增加了EUV掩模版基础设施的成本和复杂性。
　　 7.光刻胶[光刻]
　　 光刻胶的线条边缘粗糙度(Line edge roughness,LER)一直保持在相同的绝对值水平上,因此,它占关键尺寸的百分比更大了。随着图形的几何尺寸的缩小,散粒噪声开始成为问题。光刻胶在显影以后的坍塌将会限制其高宽比在2.5-3之间,因此,减薄了每一代工艺进步后的绝对光刻胶厚度。通过使用浸没式光刻技术,光刻胶材料的显影过程必须要保证尽可能少出现由光刻胶引发的缺陷率,这进一步限制了材料的选择。对EUVL,光刻胶的气体释放会对精密的反射性光学表面形成污染。在为实现高吞吐率而选择高灵敏度光刻胶、为降低散粒噪声而选择低灵敏度光刻胶、低LER等因素之间的折衷,将带来更多的问题,而不仅仅是光刻胶坍塌问题。电子束光刻胶也必须在灵敏度、散粒噪声和LER之间进行折衷。但是灵敏度要求不像EUVL那么高。
　　 8.CD和LEFF控制[前端工艺,光刻,工艺集成、器件和结构]
　　随着栅长的激进的按比例缩小,关键尺寸(Critical Dimension,CD)的控制历来都是光刻和刻蚀领域内比较严峻的挑战之一。特别是近来通常利用光刻胶的减量应用和边墙的剖面控制来使有效栅长(Leff)最小化,这使得关键尺寸控制变得越来越困难。尽管可接受的栅长3σ离散性被光刻和刻蚀技术以一个最优的比例分担,但是两种技术的容差都已经接近了它们的极限。目的在于提高设计规则性的、限制性越来越强的设计规则已经成为帮助实现近期按比例缩小的关键尺寸控制的主要促进因素。线条边缘粗糙度(LER)已经成为器件离散性的关键因素。对LER的控制将给图形生成工艺(刻蚀和光刻)和计量工作在精度和吞吐率方面带来了严峻的挑战。此外,新的栅材料和非平面晶体管结构的引入面临着多得多的挑战,包括选择性刻蚀工艺和受控边墙特征的各向异性等。
　　 9.引入新材料以满足导电性和介电常数的需求[互连]
　　为了尽量减少信号传输的延迟,工业界已经在130 nm工艺中通过双金属镶嵌工艺引入了高电导率金属和低介电常数(低κ)材料。在45 nm技术代已经开始引入更低介电常数的介质。持续按比例缩小的互连给技术的开发和制造带来了越来越大的挑战。快速引入新的金属/介质系统变得十分重要。对低κ介质材料,常规的方法是引入同质的多孔低κ材料。减小由于可是和CMP工艺造成的κ值损耗对更加多孔的材料来说,变得越来越重要。另一个方法是空气隙。它在低κ材料中加入更大体积的空气隙,得到了更低的有效κ值,因而十分引人注目。在加入空气隙的不同的技术中,可使用热学方法或紫外线退化的牺牲层方法,是低成本方法之一。此外,低κ材料必须要有足够强的机械强度,以便能够经历划片、封装和装配过程而不受到损坏。对金属而言,由于铜的金属阻挡层或介质界面及晶粒边界处的电子散射造成的窄铜线的电阻率的上升速度越来越快。此外,需要使用非常薄的、保形的低电阻率阻挡层金属和铜集成在一起,以实现需要的低电阻率和良好的可靠性。
　　 10.设计出可制造的互连[互连]
　　 导电的和低κ材料的集成必须要满足材料、几何尺寸、平面性和电学方面的需求。需要具有良好的机械、化学、热学和物理特性的低κ材料和其它可能引起损伤的工艺(特别是干法和湿法刻蚀、灰化、溅射和抛光)以有利于制造的方式结合在一起。缺陷、离散性和成本都必须要特别地考虑以保证实现可制造的工艺。互连技术的发展应该能够应对传统的按比例缩小或功能多样的等效按比例缩小所面临的性能、功耗和可靠性问题。由于传统的按比例缩小的材料解决方案无法获得足够的性能,因此,近些年来提出了一些新技术,例如3D结构(包括密集节距硅通孔(tight pitch through silicon vias,TSV))或空气间隙结构,不同的信令方法,新的设计和封装选择,使用不同的物理和激进解决方案的新兴的互连方案等。这些创新技术给新的材料系统、工艺集成和CMOS兼容性、计量、可预测的建模和用于互连封装架构设计的优化工具等,带来了严峻的挑战。
　　 11.电源管理[设计]
　　 经济有效地从封装好的芯片处去除热量,使得在可预见的未来能够保持稳定。由于晶体管数量在每个技术代翻一番的推动,电源管理现在成了多数应用门类中最主要的问题。电源管理方面的挑战需要在多个层面上进行应对,特别是系统、设计和工艺技术。为了限制系统动态功率和漏电流功率的电路技术包括:多Vdd、时钟分布的优化、频率分级、互连架构、多Vt器件、良好的偏置、模块关闭等。实现这些方法所面临的挑战包括:向系统设计需求的向上扩展,CAD设计工具在电源优化方面的连续改善(包括针对工艺离散性的设计鲁棒性),以及新器件架构在漏电流和性能等方面的需求等。
　　 12.用于高频(高达160 GHz)应用的电路元件和系统建模[建模和模拟]
　　 对非准静态效应、衬底噪声、高频和1/f噪声、温度和应力与版图的依赖性和寄生耦合等因素的精确、高效的建模是至关重要的。在把工艺凝聚到电路建模之前,需要提高包括统计数字(包括关联)的计算机效率,能够连续地处理局域和全局的离散性。为了支持对器件和电路的同时优化,需要支持使用工艺、器件/电路模拟的高效功能块/电路级评估。需要有能够用于III-V族半导体、CMOS和高压器件的简化模型。还需要有用于可变电抗器、电感器、高密度电容器、变压器和传输线的简化的可按比例缩放的模型。用于RF简化模型的参数提取或许能够减少RF测量工作。参数应该能够从标准的IV曲线和C-V测量中提取出来,如果需要的话,应该能支持模拟。极端的射频应用,例如77 GHz汽车雷达,已经接近100 GHz的范围。40 GHz应用领域内的三次谐波失真需要将谐波建模推至120 GHz。对具有全局影响的效应进行建模变得越来越重要,例如串扰、衬底回路、衬底耦合、电磁辐射和热效应等等。需要将CAD工具进一步提高,以支持异质集成(SoC+SiP),通过对功能块、互连、芯片和封装的交互模拟,实现对不同技术的处理,并覆盖和结合不同的建模、仿真层次以及不同的模拟领域。
　　 13.对纳米结构的前端工艺建模[建模和模拟]
　　 先进的超浅结的形成对支持器件特征的持续按比例缩小来说,是至关重要的。毫秒级的退火和SPER预期将会被广泛用于减少扩散并提高激活程度。在毫秒级的退火和SPER期间的掺杂物扩散/激活以及损伤的进程的建模能力和对模型参数的精确校准,是至关重要的。需要不同的沟道材料来增强迁移率,因此,需要对不同的硅基衬底材料进行建模,包括Si、SiGe:C、Ge、SOI、外延层,以及超薄体器件。这类建模也需要考虑一些新增的因素,包括:薄层中的可能的各向异性、协同注入和应力依赖性、层上的影响包括界面效应和层形成的热学过程。需要对先进注入技术的建模,例如使用分子核素来减少损伤等技术。外延工艺,例如SiGe:C,需要扩展用于具有复杂几何形状的多沟道器件,因此,对外延生长层的建模应该包含形状和形态,这对优化外延工艺是很有用处的。业界将继续广泛使用应力来增强器件迁移率。需要对应力做更精确的建模,包括工艺过程中的材料特性演进(例如退火过程中的塑性变形、由于缺陷生成导致的应力松弛等)。需要对计量和超浅结2D/3D掺杂、应力剖面的反向建模持续地细化改善,以帮助对模拟模型和参数的校正。预期器件将会越来越偏离于准2D,成为3D的器件,因此,需要更加先进的3D网格,以提高3D计算效率和精度,特别是对可移动边界来说,就更加需要3D技术。建模层次将从原子级到连续性建模,用于对体硅和界面处的掺杂物和缺陷进行建模,以帮助理解与纳米级特征相关的效应。高κ/金属栅预期将成为基本的结构,因此,对高κ/金属栅的功函数的建模是非常重要的。
　　 3.2.2 经济有效地进行生产
　　 1.最高质量的设计实现生产率的按比例提升[设计]
　　 每过一个技术周期,可用的晶体管数目增加一倍,设计复杂度也相应增加。为了在工艺技术进步的同时保持设计质量,设计生产率也应该随着设计复杂度的增加而相应增加。提高设计生产率及其IP可复用性是今后主要应该考虑的问题。高层次抽象、基于平台的设计、多处理器的可编程性、设计验证、模拟和混合信号电路的综合等问题,对以和工艺技术代类似的发展速度来按比例提高设计生产率,有重要作用。经济有效的产品制造也需要在可制造设计方面获得持续改善,特别是尽可能减小设计时器件的性能功率对器件离散性和版图风格的影响,光刻友好的设计(使常规的版图风格与越来越严格的设计规则相一致),以及可测试设计和可靠性设计。进一步改善的领域包括新设备、方法和软件,用于:(1)有效地定位由DFT扫描诊断和BIST发现的问题;(2)物理失效分析技术;(3)高效、地实现精整后的DFM解决方案。
　　 2.实现越来越复杂的器件的测试[测试和测试设备]
　　 设计和工艺之间的迭代改善过程进一步增加了下一代技术的复杂性,这给量产提升的成品率学习过程带来了严峻的挑战。硅上的实际器件特征可能会依赖于版图环境,有可能难以通过模型来描述。因此,异常的产品行为,无论是硬缺陷还是由参数漂移造成的缺陷,可能都会变得越来越恶化。对产品失效的测试和分析的效果和效率,成为成品率快速提升的关键性因素。尽管半导体失效分析将随着技术的发展而发展,但是仍然需要付出更大的努力来缩短寻找产品失效的周期时间并通过工艺和设计方法来修正这些问题。
　　 3.继续对测试进行经济方面的按比例发展[测试和测试设备]
　　 摩尔定律预测的继续按比例缩小的经济性,并不能直接体现在测试上。可测试设计(Design For Test,DFT)的创新、结构化测试技术例如扫描测试等的广泛使用,以及更高层次上的测试并行化的实现,到目前为止都很成功地使测试成本得以控制。然而,对越来越复杂的器件、越来越高的质量要求和对并行测试的实际限制,这些新的测试需求将在未来带来严峻的挑战。特别是测试工具(例如探卡)等,无法按比例提高,如果当前的发展趋势继续下去的话,可能会给总测试成本带来影响。新器件架构或集成方法的测试学习曲线的加速,对保持测试成本的按比例缩小曲线和整体技术成本的按比例缩小目标的协同一致,是非常关键的。产品成本的优化应该在设计、制造、成品率学习以及对保证交付产品的整体质量之间取得平衡。对自动化测试设备(ATE)的整个测试程序的自动生成,测试的收敛和系统复杂性解决方案,测试硬件接口的模拟和建模的集成,以及将测试接口硬件和仪器的仿真和模拟集成到器件设计过程中去,给测试成本的按比例降低带来了有挑战性的机遇。
　　 4.积极响应迅速变化的复杂业务需求[工厂集成]
　　 为了积极响应客户们迅速变化的复杂业务需求,除了集成的器件制造商(IDM)以外,不同的业务模式,例如无生产线设计公司(fabless),代工厂,合资企业和外包等,近年来在世界各地不断涌现并发展壮大。此外,必须要注意到,高混合度和低产量的制造业务模型的需求非常强烈,以便能够及时响应不同客户们对SoC器件的需求。这些需求在几个领域内带来了近期的挑战,例如:将更多的和不同类型的测试设备集成起来,软件应用,以及在降低快速量产提升时间的同时使用全功能的软件系统来管理工厂的复杂性。
　　 建立起包括从设计、掩模版制造、前端生产线(front-end-line,FEOL)、后端生产线(back-end-line,BEOL)到测试和封装等在内的信息交换/控制系统,是一个严峻的挑战。对工厂产能和性能的建模以优化产出,改善加工周期,以及降低成本等的持续改进,是成功的高混合度工厂运营的成功关键。
　　 5.在制造成本和周期之间的折衷[工厂集成]
　　 增强的工具可用性,材料处理自动化程度的改进和用于运营灵活性和控制的系统,单晶圆制造,以及非生产性晶圆(NPW)的减少和消除等,是300 mm晶圆线为满足加工周期和成本降低所进行的持续改进的代表领域。从300 mm向下一代晶圆尺寸(即450 mm)进行的转移是半导体工业在2014年-2016年时间框架内面临的另一个关键挑战。这个转移被认为是能够同时满足30%的单位芯片成本降低和50%的加工周期的提高。
　　 6.满足市场变化的成本和性能需求[装配和封装]
　　“More than Moore”正在推动封装技术的快速变革。一切都在改变:架构、材料、工艺和设备。很多新材料将在未来几年内引入到IC封装领域,以便更好地满足环境保护的需求,改善封装性能,并和45 nm半节距以及更细线条的工艺中使用的铜互连中的低κ介质相兼容。纳米材料给封装业界带来了重大的机遇。3D/SiP封装需求正在催生新的技术:层叠芯片、晶圆级封装、硅穿孔、无源网络中介层、内置式元件、晶圆间的键合、芯片和晶圆间的键合,以及新材料等。对汽车电子的封装,混合燃料和电动汽车的快速增长将带来新型的电子器件,以及新的一组环境条件。
　　 7.对片外元件的集成解决方案[用于无线通信的射频和模拟/混合信号技术,装配和封装]
　　 系统级封装已经被开发用以满足不同应用和系统需求,特别是在快速变化和增长的便携式无线通信设备市场。将这些SiP解决方案集成为一个统一的设计平台,正在变得越来越重要。MEMS或其它工艺使用的高Q RF器件通常是片外器件,因此,需要以“集成无源器件(integrated passive devices,IPD)”的形式制造出来。在基板上形成无源元件(与插入分立元件相对),通常涉及到新增的材料,例如电容器使用的高κ介质,电阻性薄膜或电阻器使用的焊膏,以及电感器使用的高介电常数(高μ)材料。对这类嵌入式无源元件的工艺简化,是实现经济有效的替代技术的关键挑战。测试和调整也带来了显著的挑战,特别是在封装或装配工艺之后的测试和调整,更具挑战性。设计者需要包括工艺容差和电路及测试机寄生元件的精确模型,以便在制造之前能够精确地对嵌入式元件进行模拟。需要解决嵌入式无源元件缺乏CAD工具的问题。
　　 8.化学和材料的评估[环境,安全和保健]
　　 新化学制品/材料/工艺的引入需要有新的迅速的评估方法以便能够鉴别这些化学制品/材料的使用是否对人类健康、安全和环境造成危害。尽管这些方法还需要进一步评估是否满足环境、安全和保健的需求,我们现在已经迫不及待地需要使用它们来加速工艺改造的进程。因此,近期的挑战应该包括减少工艺中使用的可能导致全球变暖(global warming potential,GWP)的化学品的排放、向完全无铅封装的转移,以及对新的材料/化学品的稳健而快速的评估方法以克服技术障碍同时符合环保要求。
　　 9.资源的保护[环境,安全和保健]
　　由于工业的不断增长以及半导体技术向更精细线条和更大尺寸晶圆的发展,自然的趋势是会增加水、能量、化学品,和其它材料的应用。资源的保护成为一个很重要的问题。它涉及环境资源是否具备,是否可持续提供;影响到生产成本,制造厂位置的选择,以及废弃物品的处置等问题。因此,开发一系列有利于资源有效利用的工艺设备是必要的。需要对化学品和材料的利用以及设施和工艺设备的能耗的降低进行持续改善,同时,要进一步改善超净间的高效热能管理。
　　 10.多种致命缺陷的探测以及信噪比[成品率的提高]
　　当前的检验系统探测小尺寸缺陷的能力预期能够以和技术周期所要求的特征尺寸按比例缩小的相同速度甚至更快的速度发展。可以增加检测的灵敏度以应对缺陷尺寸的发展趋势;然而,如何能够高效地、经济地从一系列噪扰(nuisance)和伪缺陷中找出真正感兴趣的缺陷(defects of interest,DOI),是一个重要的挑战。从探测单元和样品中降低背景噪声,是提高缺陷描述时的信噪比的重要挑战。深宽比的增加和互连复杂度将继续带来更多的困难,同时,也给检测工具的开发带来机遇。
　　 11.高吞吐率逻辑诊断能力[成品率的提高]
　　随机分布的逻辑电路区对系统成品率的损失机制(例如,图案处于光刻工艺窗边缘时)非常敏感。解决方案是存在的,但是需要持续改善。在达到随机缺陷限制的成品率之前,系统的成品率损失机制应该能够有效地鉴别出来,并且通过在产品设计时嵌入的逻辑诊断能力来进行应对,系统地加入到设计流程中去。由于不同的自动化测试码的生成(automatic test pattern generation,ATPG)的流程的适应性可能存在问题;当加载大量的逻辑诊断覆盖所需的测试矢量时,自动化测试设备的结构可能会导致测试时间和每个管芯的逻辑诊断时间的显著增加。
　　 12.晶圆边缘和斜面控制及检测[成品率的提高]
　　 与晶圆边缘和晶圆的斜面相关的缺陷和工艺问题可能会导致成品率降低。在缺陷探测、吞吐率和晶圆边缘和斜面检测工具的拥有成本方面的开发和持续改善,对先进器件技术的成品率提高来说,正在变得越来越重要。
　　 13.工厂和公司范围内的计量集成[计量]
　　 应当仔细选择计量方法,并且基于拥有成本(cost of ownership,CoO)对工艺控制进行统计的优化。现场和在线计量正在成为严格工艺控制和提高吞吐率的先决条件。来自所有计量方法(即在线和离线计量)的信息,和先进工艺控制(advanced process control,APC)、故障探测和分类(fault detection and classification,FDC)及其它系统相结合,将被集成到一个数据库,用于确定工艺控制参数,用于将计量信息和成品率结合起来分析,以提高成品率。这种高效、无缝的集成需要确立工艺控制器和接口、数据管理以及数据结构的标准。预期需要对传感器进行持续改进,包括校正和传感方法以及数据处理等。开发新的传感器必须要和先进工艺模块和不断增加的深宽比层级的开发同时进行。
　　 14.复杂材料层叠、界面特性和结构的测量[计量]
　　 金属栅高κ栅层叠,先进的形变和迁移率增强技术,以及先进的互连和低κ介质结构,需要测量方法和标准在关键尺寸(膜厚、特征尺寸、LER等)、材料的物理特性(例如形变)和电学特性包括界面特征(例如功函数、界面态等)等方面的持续改进。前端和后端的薄膜层叠结构的计量,通常提供的是来自较大的测试结构的平均物理或电学特性行为。因此,需要在近期实现正常尺寸下对层叠结构的特征分析。
　　 15.关键计量方面的考虑-精度和不确定性[计量]
　　 将测量和路线图中的数值比较时,有几个重要考虑。这种比较是否有效,强烈地取决于如何进行这种比较。对路线图的精确性的常规解释是根据单件设备的可重复性决定的。“精确性(precision)”这个术语最好能够更广义地从不确定性(uncertainty)这个角度来理解。测量误差是时间(可重复性)、工具(工具-工具之间的匹配)以及采样(样品-样品偏差的离散性)的复杂函数。因此,测量的不确定性是由总的测量-测量、工具-工具和样品-样品之间的偏差离散性来决定的。根据仪器和应用的不同,这些误差分量的重要性也可能会有差异。
　　 16.光刻计量[计量]
　　 光刻的计量将继续受到快速发展的图形生成技术的挑战。对晶体管栅长离散性的正确控制始于掩模版技术。事实上,掩模版误差因子(mask error factor,MEF)的较大数值需要在掩模版层次的更加严格的控制,因此,需要开发更加精确的计量技术。掩模版计量技术包括对正确印制图形的光线的相位的测量。晶圆上关键尺寸和套刻的测量也正在变得越来越具挑战性。对工艺控制和产品安排的测量继续推动着精度、相对准确度和匹配的提高。研究和开发活动的加速对提供未来技术代的可行的关键尺寸和套刻计量技术来说,是非常重要的。所有这些问题,都需要改善的方法,用以对测量能力进行评估,这是另一个重要的计量方面的挑战。
　　
　　 3.3 远期挑战(2017年至2024年)
　　 3.3.1 提高性能
　　 1.对漏电流功耗的管理[设计]
　　 功耗问题是一个非常急迫的挑战,然而,漏电流或静态电流将在远期成为工业界的主要危机,威胁着CMOS工艺自身的生存,正如双极技术在十几年前受到威胁并最终被抛弃一样。漏电流功耗随着几个关键的工艺参数(例如栅长、栅氧化层厚度和阈电压等)呈指数性变化;这给按比例缩小和器件的离散性都带来了严峻的挑战。对低功耗器件来说,漏电流每个技术周期都增加十倍,这里,强调的是源极和漏极的漏电流之和。因此,设计技术的提高必须要成为保持恒定静态功耗的主要力量。需要在高温和腐蚀性的化学工艺处理后仍然保持期望的材料/器件性能。需要在技术开发的早期就发现并应对可靠性问题。
　　 2.使用先进的、非传统CMOS沟道材料[工艺集成,器件和结构,新兴器件研究]
　　 对高度按比例缩小的MOSFET,为了获得更充足的驱动电流,需要使用具有增强的热速度和源端注入的准弹道运行模式。最终,可能会需要高传输速度的沟道材料,例如III-V族半导体,或硅上的锗薄沟道,甚至半导体纳米线、碳纳米管、石墨烯等其他材料。需要将非传统CMOS器件物理地或功能性地集成到CMOS平台上。这种集成需要在硅衬底上外延生长异质的半导体材料,这是很有挑战性的。
　　 3.新存储器结构的寻找、选择和实现[工艺集成,器件和结构,新兴器件研究]
　　 密集线的、快速的和低运行电压的非易失性存储器将是众望所归,最终的密度的按比例缩小可能会需要三维架构,例如在单片集成中的垂直可层叠的单元阵列,并且具有可接受的成品率和性能。DRAM的按比例缩小预计会越来越困难,特别是介质等效氧化层(EOT)的按比例缩小。获得极低的漏电流和功耗也将是很困难的。所有的现存的非易失性存储器形式都面临着基于材料特性的极限。成功将依赖于找到并开发出替代性的材料和、或开发出替代性的新兴技术。
　　 4.通过非常规方法实现从传统的按比例缩小向等效的按比例缩小和功能多样化发展[互连]
　　 线条边缘粗糙度、沟槽深度和剖面、通孔边墙粗糙度、刻蚀偏置、由于清洗造成的减薄、CMP效应、多孔低κ空洞和边墙的交叉、阻挡层粗糙度和铜表面粗糙度等,都将对铜线的电子散射有负面影响,并导致电阻率的增加。互连层的增加,加上新材料的使用、特征尺寸的减小、与图形相关的工艺、替代性存储器材料的使用、光学和RF互连等因素,使得困难不断增加。高深宽比结构的刻蚀、清洗和填充,特别是低κ双金属镶嵌结构和纳米级的DRAM,都是严峻的挑战。用于制造新结构的材料和工艺的结合,带来了集成的复杂度。互连层的增加使得热机械效应出现了恶化。新器件/有源器件可能会加入到互连线上。三维芯片层叠由于能够提供功能的多样性,因而巧妙地克服了传统的互连按比例缩小的缺陷。满足成本目标的工程上可制造的解决方案是关键的挑战。
　　 5.光刻胶材料[光刻]
　　 化学放大的光刻胶敏感度的极限,由于酸扩散长度的问题,会在22 nm半节距之后出现。随着器件的激进的按比例缩小,需要的栅关键尺寸控制水平降低到1.5 nm(3σ),而2016年,对每一种光刻解决方案来说,线条宽度缩窄都将会达到 　　 7.非破坏性的生产级晶圆测量及掩模板级的显微镜方法[计量]
　　 需要有用于3D结构关键尺寸测量的非破坏性(无表面的充电或沾污)和高分辨率的晶圆/掩模版级的显微技术。需要深刻理解实际物体和通过仪器分析出的波形之间的关系,以改善关键尺寸的测量,包括物理特征的测量。需要改善表面的充电和沾污,以及传感器和传感方法。需要具有失常校正的新设计,用于高分辨率和更高的吞吐率的计量。高分辨率光学器件、波形分析和非充电技术的结合,使得我们可以精确地掌握3D结构的关键尺寸测量,包括镶嵌工艺的边墙形状和沟槽结构的测量。同时,关键尺寸计量工具也必须使用标准参考材料或结构进行校正,以便能够进行可靠和稳定的测量。
　　 8.将芯片、无源器件和衬底集成在一起的系统级设计能力[装配和封装]
　　 将系统设计和制造在多个公司中间区分开来,使得对性能、可靠性及复杂系统的成本的优化变得非常困难。需要有对信息类型和信息质量的管理的复杂标准,以及信息传递的结构。内置式的无源元件可能需要集成到“焊凸”中,以及衬底中。
　　 9.材料技术[新兴材料研发]
　　 为了能够推荐具有可控特性的材料,在定义、排序和达成共识以便推荐可能的解决方案时,存在着大量的困难。此外,这些特性必须要足够详细地定义,以便最终能够及时地转移到工艺和集成器件结构工作组,进行进一步的实践研发工作。这些特性必须要能够描述新兴器件在纳米尺度下、高密度情况下的工作情况,并落实在长程的路线图时间表中。为了改善对高密度器件的材料特性的控制,需要对材料综合的研究进行协调,并和新的、改善的计量和建模并行地集成起来。
　　 10.传统的CMOS制造技术之后的的不确定的技术[工厂集成]
　　 取代传统的CMOS器件的新的器件类型的不确定性,以及它们的制造需求的影响,将对工厂设计有较大的影响。由于工业界寻找和开发新器件的时间表以及创造新的、革命性的和突破性的工艺技术的不确定性,需要对下一代工厂进行建模和设计,并使其具有广泛的灵活性。未来的工厂必须要有能力通过早期研发和及时量产实现灵活性和低成本工业转移,并考虑到给定的芯片尺寸每年等效晶体管尺寸缩小0.7倍的潜在困难,并具有成本效率。推测、定义和实现工厂集成的资源,对工业界来说是一件很困难的事情。
　　 3.3.2 经济有效地进行生产
　　 1.新材料的工艺和电学特性的建模[建模和模拟]
　　 计算材料科学工具需要能够预测器件和互连中应用的新材料的材料综合、结构、特性、工艺选择和运行的行为。特别需要建模的领域包括:栅层叠、对介电常数的预测性建模、体极化电荷、表面态、相变、热机械(包括迁移率的应力效应)、光学特性、可靠性、击穿、漏电流(包括能带结构),以及源自工艺、材料和结构状态的隧穿等。3D互连的新的集成需要对空气隙进行建模,还需要数据对超薄材料特性以及新的超低κ材料(它的模型需要能够预测工艺对它们的内在性能的影响)进行建模。需要使用建模方法辅助计量,在下述因素之间建立起联系:基本原理的计算、简化的模型(经典MD或热动力学计算)以及计量(包括ERD和ERM应用)。用于数据库积累的半经验的计算正在变得越来越重要。
　　 2.在线缺陷特征化及分析[成品率的提高]
　　 由于需要处理更小的缺陷尺寸和特征尺寸,需要光学系统和能散X射线电镜系统的替代技术来实现高吞吐率在线特征分析和对小于特征尺寸的缺陷的分析。需要分析的数据量大幅度增长,因此,需要有新的方法用于对数据进行分析处理以保证质量。
　　 3.成本控制和投资回报[光刻]
　　 将光刻技术推进至22 nm半节距需要引入新的光刻技术,例如扩展的紫外线光刻(Extended-Ultraviolet Lithography,EUVL),或诸如多次图形生成等新技术。所有的这些技术都将给单次曝光的浸没式光刻工艺带来很大的变化,当前的目标是32 nm闪存非接触多晶半节距和45 nm DRAM接触的M1半节距技术周期。因此,持续地改善曝光工具成本与吞吐率的比值,可能是一个无法解决的困难。掩模版成本是光刻成本的一个重要组成部分,因此,需要开发经济有效的后光学掩模版。同时,预期经济有效的光刻系统将会用于未来的450 mm晶圆技术代的制造。
　　 4.用于成品率学习的测试 [测试和测试设备]
　　测试的表面上的作用是作为理解基础的缺陷机制和工艺裕度的反馈环,而帮助实现快速的制造工艺成品率学习和改善,则在传统上被认为是比筛选硬缺陷的重要性要低一些。随着特征尺寸(以及缺陷尺寸)的不断缩小至光学波长以下很多,以及快速增加的缺陷分析吞吐率时间、失效分析效率的降低和其它物理技术(pica,激光探针)不断接近其实际物理极限,工业界正在接近一个战略性的转折点,对半导体业务来说,DFT和基于测试的诊断和成品率学习技术,正在变得至关重要。换言之,历史上的故障隔离和失效分析方法,在本质上无法支持过去的工艺技术代的成品率学习的速度的可持续发展。需要有更加普遍的方法来实现产品的片上电路DFT,并改善片上的工具和诊断软件工具,以提高故障隔离的水平。
　　 5.可持续发展和产品的监护回收[ESH]
　　 为了做好产品的监护回收,需要有商务层面的考虑和可持续发展方面的指标(经济有效且及时)。考虑环境、安全和保健的设计应该成为设施、设备和产品设计和管理决策的不可或缺的组成部分。友好的设施、制造设备和工业产品的寿终重用/再循环/回收,对商业需求和环保需求来说,都将越来越重要。
　　 6.AC功率按比例缩小[工艺集成、器件和结构]
　　 DC功耗由Ioff、关态电流决定,而AC功耗则主要依赖于Vdd和电源电压。由于速度和功耗密度的需求,需要保证足够的驱动电流,因此,Vdd无法有效地按比例缩小,导致总功耗持续攀升。需要替代性的沟道材料来提供可能的解决方案。
　　 7.满足经济有效、技术领先的工厂的灵活性、可扩展性和可升级性的需求[工厂集成]
　　 需要拥有在不断变化的市场需求下填充工厂的产能的能力,以及把握任务共享机遇(例如制造外包)的能力,以保证制造的盈利能力。需要保证客户及时了解高可靠性产品的品质,包括制造外包等,这进一步带来了困难和挑战。满足大型300 mm工厂需求[40 k -50 k晶圆/月]的规模要求推动了对多个技术代间的建筑物、生产和支持设备、工厂信息和控制系统的复用。需要有成本和任务共享方案来推动工业基础设施方面的工业标准化开发,例如数据标准化和可视化方法学等。