[使用Ｓｔｒａｔｉｘ　Ⅱ实现转发系统中的定制队列管理]socket 定制转发

　　在通信网络中，流量管理起着至关重要的作用。本文结合FPGA的结构及特点，针对流量管理的队列管理模块阐述其结构，工作原理及设计方法 　　目前硬件高速转发技术的趋势是将整个转发分成两个部分：PE(ProtocolEngine，协议引擎)和TM(Traffic Management，流量管理)。其中PE完成协议处理，TM负责完成队列调度、缓存管理、流量整形、QoS等功能，**核心是BM(Buffer Management，缓冲器管理)、QM(Queue Management，队列管理)、Scheduler(调度器)。
　　而在实际的转发系统中，转发系统服务的客户不同，处在网络的位置不同而使得数据的业务类型、用户的数量等等均不尽相同，在很多情况下NP(Network Processor，网络处理器)芯片、TM芯片、交换网芯片无法选用同一家厂商的芯片，在这种条件下定制TM成为了成本最低系统最优化的方案，一般使用FPGA来实现。
　　**常规结构如图1所示，目前主流的TM接口均为SPI4－P2接口形式，对于SP14－P2接口形式可直接采用Altera公司的IP Core实现，SPI4－P2IP Core的配置如图2所示。
　　Altera公司的主流FPGA均实现了硬件DPA功能，以stratix Ⅱ器件为例，在使能DPA的情况下使用Altera的SPI4-P2 IP Core可实现16GB／s的接口数据速率。
　　SEG模块为数据切分块，根据交换网的数据结构要求，在上交换网的方向上负责把IP包或数据包切分为固定大小的数据块。SEG模块可以使用Altera的SPI4-P2 IP Core来实现。与SEG模块对应的是RSM模块，RSM模块将从交换网下来的数据块重新组合成完整的IP包或数据包。
　　BM模块为缓冲管理模块，管理**缓冲单元，BM模块可以吸收线路中数据流的突发，平滑网络的流量。BM模块存取数据时访问外部DRAM的带宽既是**瓶颈带宽。外部DRAM的控制部分可使用使用Altera的DDRSDRAM IP Core实现来解决带宽瓶颈，其配置如图3所示。
　　当使用Stratix Ⅱ FPGA，BRAM使用DDR Ⅱ SDRAM时，有测试表明DDR Ⅱ SDRAM接口速率可达到800MB／s。
　　在常规使用的情况下DDR ⅡSDRAM接口速率可保证667MB／s。对于一个64位的DRAM接口，接口速率可达到42．7GB／s，完全可以满足一个10G的TM系统。
　　QM模块为队列管理模块，负责完成端口的数据队列管理功能，接收BM模块读写DRAM时的数据入队，出队请求，TM所能支持的数据流的数目、业务类型数目、端口的数目等性能指标在QM模块处体现出来。
　　Scheduler模块为调度模块，根据数据包类型及优先级和端口分配的带宽进行调度，TM流量整形、QoS等功能通过调度模块实现。
　　CELL_EDIT模块完成输出数据的封装，把由DRAM中读出的数据封装后发送出去。
　　在TM中需要基于数据服务策略，对于不同服务等级的数据包进行不同的管理策略，例如多媒体类的数据包，如语音包是不能允许到同一个用户的包乱序的，同时也必须保证一定的带宽，而数据包则没有则没有这些要求。
　　不同类型的数据包有大有小，经过SEG模块所分割成的数据块的数目也有多有少，业务的不同，需要的接口带宽、传送优先级也各不相同。必须把这些数据区分开来，做到按顺序及优先级进行排队服务。这样就必须有一套行之有效的数据结构基于链表的方法管理这些数据。
　　QM模块负责组建这样一套数据结构及链表，配合BM模块的入队出队操作及Scheduler模块的调度操作。因链表操作的频繁性及复杂性决定了部分链表必须在片内组建，QM的链表结构以及芯片内部的逻辑资源的限制往往使得QM的性能达不到预期的效果。在使用FPGA做这部分设计时，QM的设计就对FPGA的内部结构提出了要求。
　　QM在管理业务和数据流时共分4个层次，依据4个层次共分为3级链表。首先来看最底层的层次结构和链表，PQ关系如图4所示。
　　QM管理业务和数据流的最低层次为基本存取单元层，在TM中，数据的存储一般放在DRAM中，对于链表指针类的操作并不适合DRAM完成，所以同时存在着SRAM完成链表的管理。
　　BRAM为数据缓冲区，对应片外的DRAM。BRAM负责存储数据单元，相对于SEG模块切分的数据单元，BRAM内有相应大小的存储单元BCELL与之对应，BCELL在BRAM内以地址空间划分，每个BCELL相同大小，BCELL为BRAM的最小存取单元。在实际系统中基于SEG模块切分的数据单元大小，BCELL一般为64～512B。
　　PRAM为指针缓冲区，PRAM对应片外的SSRAM。PRAM内部同样以地址空间分为PCELL，PCELL是QM中的基本单元，代表了最底层的指针信息，PCELL与BCELL一一对应，每一个PCELL对应于一个BCELL，对应的PCELL地址与BCELL基地址相同。PCELL地址对应相应单元的BCELL的地址，PCELL中的信息是下一跳指针。
　　PRAM的控制器可使用Altera的QDRⅡ SRAM IP Core实现，其配置如图5所示。当使用Stratix Ⅱ FPGA，PRAM使用QDRⅡ SRAM时，QDRSRAM的接口性能能够保证在800Mb／s。
　　第一级链表为PQ，代表已经存储的数据包链表。PQ中的基本信息为该数据包文的首BCELL指针，尾BCELL指针，以及该数据包所包含的BCELL的数目。
　　在实际系统中，数据包有大有小，有可能一个PQ对应于一个PCELL和BCELL，也有可能一个PQ对应于上百个PCELL和BCELL，在系统设计中需要考虑最差情况，即当前网络在一个时段内，只存在短包，在QM中一个PQ对应于一个PCELL和BCELL，在这种情况下PQ与PCELL一一对应，为适应这种极端情况，一般把PQ与PCELL合并，PQ中的首尾指针简化为1bit的首尾标记。合并后，PQ与PCELL并存于PRAM中。
　　在QM中，第二级链表为FQ，FQ代表同一种服务等级的数据，FQ的关系如图6所示。
　　FQ是区分服务类型的最小单位队列，FQ由同一种类型的PQ构成。如果构成FQ的PQ全部是来自同一端口，这个FQ为源端口FQ队列，如果构成FQ的PQ全部是需要发往同一端口，则这个FQ称为目的端口FQ队列。在实际系统 本文为全文原貌 未安装PDF浏览器用户请先下载安装 原版全文 中，一般采用目的端口FQ队列。FQ是QM的最核心部分，FQ的数目代表了QM的处理能力。
　　FQ作为区分服务类型的最小单位队列，在一个系统中一般会有上万条FQ队列，基于服务类型的不同和子端口的不同，每条FQ队列都有自己独特的服务要求和服务权值，调度器Scheduler需要根据这些权值确定当前需要被调度的队列。
　　相对于PQ、FQ中包含的数据量很大，每条FQ队列需要五部分，首指针、尾指针、队列长度、下一FQ指针、队列权值。在调度过程中，FQ的操作会非常频繁。这些因素决定了FQ队列不可能与PQ队列合并放在PRAM中，只可能将FQ队列放在FPGA片内。在FPGA片内放置FQ的数目也代表了FPGA能够处理数据流的数目。当使用FPGA片内大量的小块RAM拼接成较大的RAM，来存储管理FQ队列时，会造成大量FPGA资源的浪费及性能的降低。FPGA的片内资源能够容忍FQ的数目成为了QM的瓶颈。
　　Altera FPGA中的MRAM的容量是目前FPGA中内嵌RAM容量最大的，能够非常恰当地把上万条FQ队列放在1～2个MRAM中，而不需要进行大量小RAM的空间拼接，MRAM的配置如图7所示。在数据接口方面，MRAM具有很多灵活的配置方式。在数据接口方面，可达到双端口144bit的位宽，这样FQ的所有信息可以一次全部读出，同时在另一个方向上进行FQ更新回写。在使用MRAM存储管理FQ队列的情况下，MRAM的结构可以加快FQ处理的速度，从而提高OM的处理能力，解决了这个瓶颈问题。
　　上万条的FQ队列在管理上依然非常复杂，所以在OM中使用第三级链表Active queue和Pending queue，Active queue和Pending queue作为QM管理的数据链表的最顶层直接参与调度模块的第一级调度。Active queue和Pending queue的关系如图8所示。
　　Active queue表示可以参与服务的队列，Active queue由同一种类型的FQ组成，这些FQ所需要的服务类型相同。
　　对应于Active queue，同时存在Pending queue，Pending queue为等待服务队列，Pending queue的构成以及结构均与Active queue相同。
　　在系统中，Active queue和Pending queue中的FQ在完成服务后，会按调度算法根据FQ的权值确定是否可以继续参与服务，如果需要继续参与服务的话，则转Active queue尾部，如果权值不足以继续参与服务，则转至Pending queue尾部。在Active queue为空并且Pending queue的权值为可参与服务权值时，表示需要开始一个新的调度周期。在新的调度周期需要根据调度算法将FQ重新激活，生成新的Activequeue。Active queue和Pending queue的处理流程如图9所示。
　　在调度过程中，Active queue和Pending queue作为两个动态链表进行处理。把Active queue和Pendingqueue放在不同的M4K RAM中，这样的结构可以让Active queue和Pendingqueue分别进行处理，从而提高处理效率。由此，可以得到QM处理的逻辑结构及链表间关系，如图10所示。
　　这种QM的架构利用MRAM的特性，解决了FQ的存储及效率的问题，并将所有的队列及相关信息放入M4k和MRAM中，解决了QM对逻辑资源的需求，并可根据系统的需求进行灵活的调整，而不增加额外的逻辑资源开销。这种QM的架构可以适应由接入网侧到核心网的不同位置TM对队列管理上的需求。
　　注：本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文。 本文为全文原貌 未安装PDF浏览器用户请先下载安装 原版全文