【ＰＸＩ模块触发总线接口的ＣＰＬＤ实现】总线接口模块

　　桂林电子科技大学电子工程学院 　　介绍了PXI模块实现触发的标准协议和门电路施密特触发器原理，用CPLD芯片实现了PXI触发总线接口 　　 　　引言
　　
　　PXI是PCI eXtension forInstrumentation的缩写，是为了将PCI总线扩展到测试仪器领域而推出的以PCI计算机局部总线为基础的模块仪器结构。PXI相对于cPCI系统的一个重要特点是定义了8根触发总线，这可以实现系统中各模块间的同步和通信。
　　
　　PXI触发总线规范
　　
　　PXI总线规范(PXI HardwareSpecification)的内容根据强制性的强弱，被分为三个等级，分别是：第一级是定则，第二级是推荐，第三级是容许。根据PXI硬件规范的要求，本触发总线接口的设计实现了规范中所定义的如下定则和推荐。
　　定则1：上电复位时，PXI_TRIG[0：7]驱动线及驱动源必须保持为高阻状态，直到由软件配置为输入或者输出。
　　定则2：PXI_TRG[7：0]的I／O缓冲器应当遵循如表1所示的直流(DC)协议。
　　推荐1：接受或者发送触发信号的模块应该跟系统中别的7个模块互连，任何一个模块都可以作为触发信号的发送或者接受端。
　　推荐2：在触发应用中，如果一个模块接入某触发总线的子系统中，则它应该跟背板的PXI_STAR和PXI_TRG[0：n-2]管脚相连，这里n是触发总线的数目，第n－1根总线一般用来传输时钟信号。
　　推荐3：为了避免输入浮置，PXI模块的接口各触发总线输入端可以接一上拉电阻对其进行上拉。
　　推荐4：触发总线上的电平有可能是中间电平(Vol＜V＜Voh)，为了避免电平处于中间电平波动时带来的误触发，触发信号的产生应当由施密特触发器来实现。
　　
　　PXI触发接口实现原理图
　　
　　这里只给出一路触发总线实现的原理图，由于8路触发总线之间是独立工作的，因此，每一路都可以用同样的原理来实现，只是实际应用中，8路信号可以共用一些控制线而已。一路触发总线接口的原理如图1所示。
　　图1所示，由N1、N2、R1、R2组成了门电路施密特触发器，其原理图如图2所示。
　　图2所示，Vi为触发器输入端，Vo为输出端，Vo为反相输的端口，G1、G2为两个反相器，其阈值电压VTH=0．5VDD，且电阻RIT+=(1+R1／R2)VTH，负向闽值电压为VT-=(1-R1／R2)VTH，正向阈值电压与负向阈值电压的差输出端，Vo1为反相输出端口，G1、G2为就称为回差电压，即△VT=VT+-VT-＝2R1／R2 VTH。
　　图1中，由T1、T2、N3和N4构成输入／输出控制部分，当Ioc=1时，T1导通，T2截止，接口工作在输入状态，由别的模块送来的触发信号送入施密特触发器进行触发；当Ioc=0时，T1截止，T2导通，接口工作在输出状态，触发信号通过本接口输出送到别的模块进行触发同步。
　　图1中，由T3和T4组成了一个三态输入／输出门，当系统上电复位时，GATE输入低电平，两个三态门均处于高阻态，直到复位结束，由软件控制GATE信号线变为高电平，三态门导通，接口处于正常的输入／输出状态。
　　该触发总线接口可以通过对CPLD器件进行编程来实现，直接使用原理图方式输入。为了满足如上所述定则2中关于I／O缓冲器直流特性的要求，这里选用5V供电电源的CPLD芯片。另外，由于电阻元件在CPLD中不容易实现，可以采用外接电阻的方法，这也为选择电阻参数提供了更多的自由。
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