可编程控制器 [可编程时钟发生器IDT5V9885应用技术]

　　[摘要]首先介绍IDT公司的可编程时钟发生器IDT5V9885的结构、工作原理及其在多时钟源技术方面的应用。其次详细阐述IDT5V9885提供的用户可编程的3-PLL(锁相环)的特性,通过一个整数分频的实例来说明其具体参数的设置方法,并利用Xilinx公司的iPMACT软件在JTAG编程模式下实现编程下载。最后得出结论:可编程时钟发生器IDT5V9885在数据通信、通讯行业、数字消费、网络应用和工业市场上有广阔的应用前景。
　　[关键词]可编程时钟发生器IDT5V9885JTAG接口
　　中图分类号:TN4文献标识码:A文章编号:1671-7597(2009)1110008-03
　　
　　一、引言
　　
　　为了满足复杂电路中各种芯片和接口在频率、IO和性能方面对时钟的需求,通常的解决方案是由多个分散晶振组成的。这种方法会引起系统多个时钟源间的干扰,时钟电路设计复杂,同时使物料成本、库存管理和设计资源的成本居高不下。
　　先进电子系统功能与特性的整合在持续快速发展,这导致了很多系统设计包含了多种电路块,需要多个时钟源,因此对时钟网络设计提出了很高的要求。多种电路块的时钟源如表1所示。
　　进入新的多PLL(锁相环)时代,可编程时钟通过采用JTAG和I2C行业标准接口,加上EEPROM(非易失性存储器)就可以解决这种对多时钟源的需求问题。
　　可编程时钟发生器IDT5V9885为系统提供了动态改变频率的方法,具有多达6路的输出,输出频率范围从4.9KHz到500MHz,具有较宽的频率范围,在系统中能够很好的解决对多时钟源的需求问题。IDT5V9885提供用户完全可编程的创新的3-PPL架构,这种PLL架构更容易为客户提供通用性和高性能的完美组合。PLL的输入由外部参考时钟(1MHz～400MHz)或外部晶振(8MHz～50MHz)提供,具有较宽的输入时钟频率范围。其串行接口JTAG和I2C便于对输出频率进行编程控制,具有三态输出控制使能。3.3V供电、低功耗、小体积使其适用于功耗和空间要求高的应用场合,它所具有的动态改变输出频率的能力,给设计者提供了灵活的设计自由度,缩短了设计所耗费的时间,降低了设计资源成本。
　　
　　二、IDT5V9885的结构和工作原理
　　
　　(一)原理结构图及主要引脚功能表
　　IDT5V9885的原理结构如图1所示,主要引脚功能如表2所示。
　　IDT5V9885主要包含3个可独立编程的PLLs,1个多路选择器,1个多路I/O模块、可编程控制模块,1个集成的非易失性EEPROM等。
　　两个输入时钟CLKIN、XTALIN/REFIN,可以通过自动或手动两种方式进行脉冲转换。通过在可编程寄存器中设定管脚GIN5/CLK_SEL的高低电平来选择两个输入时钟中的任何一个作为主要输入时钟。
　　IDT5V9885共有6路时钟输出,其中OUT1可以作为编程输出也可以作为参考时钟的缓冲输出,OUT2,OUT3,OUT6是可编程单端输出,OUT4、OUT5可配置为单端输出或者一对差分输出,输出的电平为LVDS或LVPECL,所有的时钟作为单端输出时,输出电平都为LVTTL电平。OUT2～OUT6前端具有10bit的后分频器,OUT1则不具有。
　　IDT5V9885通过JTAG或者I²C接口进行编程。根据输出时钟的要求用户可以在SVF(串行向量格式文件)中设定编程字的值,通过I²C或者JTAG接口把编程字写入相应可编程模块的寄存器中,对IDT5V9885进行编程,再次上电时不必对这个器件重新进行编程,用户可通过内置集成的非易失性EEPROM保存或是恢复器件的配置。此器件用到了JTAG边界扫描技术。
　　3-PLL结构是此器件中最重要的部分,通过设定PLL中的参数值可以得到具有最小时钟抖动和最优速度的输出时钟。
　　
　　(二)PLL结构、功能及参数设置
　　1.PLL的组成结构及功能
　　PLL的组成结构如图2所示,每个PLL包括1个8bit的预分频器、1个12bit倍频器、1个VCO(压控振荡器)和1个环路滤波器。
　　PLL0、PLL1有整数和小数分频功能,具有可选扩展频谱调制器,用于扩展频率和比率的完整的可编程功能,该功能可最大限度地减少时钟信号引起的EMI(电磁干扰),并使系统设计满足严格的规范要求。
　　PLL2只有整数分频功能,不具有扩展频谱调制器。
　　VCO的频率范围从10MHz到1200MHz,可从单一输入频率得到几乎任何时钟调节比率的组合。为了得到较小的减小时钟抖动,建议把VCO的输出频率设置为最大,然后再通过分频得到所需的输出频率。
　　2.PLL的参数设置
　　PLL参数设置如表3所示:
　　表3PLL参数的取值范围
　　PLL参数设置具体要求如下:
　　(1)为了减小时钟抖动,一般设置预分频器D[7:0]的值为最小:D=1。
　　(2)PLL0、PLL1中倍频器的值M有以下两个公式确定:
　　M=2*N[11:0]+A[3:0]+1+SS_OFFSET[5:0]*1/64(Eq.1)
　　M=2*N[11:0]+A[3:0]+1(Eq.2)
　　其中:N[11:0]和A[3:0]是用来对PLL0和PLL1倍频器进行编程的参数,要求A[3:0] 本文为全文原貌 未安装PDF浏览器用户请先下载安装 原版全文 　　3.采用PLL0,OUT3输出,相应寄存器地址为0x35,控制字SRC3[1:0]=01。
　　4.为了得到较小的时钟抖动要求D0=1,相应寄存器地址为0x10,控制字D0[7:0]=0x01。
　　5.采用OUT3输出,后分频器参数为P3,则D0=1.M0=48,代人(Eq.4)
　　得到P3=6,取PM[1:0]=11,则Q3+2=P3,Q3=4,相应寄存器地址为0x51,控制字0xB3;相应寄存器地址为0x52,控制字0x01。
　　完成上述设置后,在.SVF文件中把上面得到的寄存器控制字写入相应的寄存器,然后通过JTAG或者I2C编程模式下载到IDT5V9885的EEPROM中实现编程。
　　小数分频参数的设置思路同整数分频基本相同,不同的是在计算M的值时要用(Eq.3)。读者可根据需要自行计算,设定参数,此处不再举例说明。
　　
　　(二)JTAG编程模式
　　IDT5V9885有JTAG和I²C两种编程模式,I²C/JTAG( __________)管脚置“高”时,采用I²C模式,置“低”时采用JTAG模式,本文采用JTAG编程模式。
　　所有JTAG操作都是由器件的TAP(测试访问端口)控制的。TAP包括4个信号:TMS、TDI、TDO和TCK。这些信号通过TAP控制器,即16状态有限状态机与器件相互作用。JTAG的TMS信号控制状态间的转换,指令和数据由TDI引脚移入器件,并由TDO引脚移出。TDI和TDO信号的所有状态转换和行为都与TCK同步。
　　SVF(串行向量格式文件)是描述高层总线操作的语法规范,JTAG设备和软件提供商已经将SVF作为标准用于数据交换。SVF文件通过紧凑和可移植的形式,描述需要移入器件链的信息,记录JTAG操作。
　　SVF文件写成ASCII文本形式,可以在任何文本编辑器中人工读、修改和编写,因此由提供的SVF文件来编程PROM器件非常简单。
　　我们通过Xilinx iMPACT软件,在Xilinx的Virtex-5ML505-509开发板进行JTAG操作,对IDT5V9885进行编程。
　　具体操作步骤如下:
　　1.通过JTAG连接器连接开发板上的J3连接器,实现目标器件IDT5V9885上TAP的管脚信号TDI,TDO,TMS,TCK和JTAG口的连接。
　　2.开发板上电工作,执行iMPACT,在Flows窗口下双击“Boundary Scan”,扫描到可编程目标器件EEPROM――IDT5V9885。
　　3.在主窗口中点击右键,选择“Add Xilinx Device”选择路径指定到已经设置好控制字的SVF文件,完成对需要编程的时钟发生器的加载。
　　4.右键点击目标器件,选择执行SVF文件,完成对IDT5V9885的配置信息的下载。
　　5.开发板下电,再次对开发板上电,用示波器测量OUT3对应的管脚,采集输出的100MHz的时钟频率。
　　6.测试验证设置的输出频率是否正确,观察波形的性能。
　　在示波器上得到的输出波形如图5所示:
　　用户还可以通过设定PLL中环路滤波器的电阻、电容和电流等参数的值,可以对时钟的抖动性能进行优化。
　　
　　四、总结
　　
　　3.3V供电的EEPROM可编程时钟发生器IDT5V9885实现了器件集成度高、低噪声、低抖动性能与信号输出灵活性的较好组合。采用可编程时钟发生器IDT5V9885,硬件设计简单,通过串行数据编程,可在线改变输出频率,动态调整采样频率,使得系统具有通用性,特别适用于对频率调整要求高的场合,其性能和特点使之广泛适用于数据通信、通讯行业、数字消费、网络应用和工业市场。
　　
　　参考文献:
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　　作者简介:
　　韩慧芳(1983-),女,汉族,河南濮阳人,在读硕士,研究方向:光纤通道协议的实现。
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