dtmb数字电视调制器 [数字电视发端调制器芯片时序优化设计与实现]

　　摘要:设计数字集成电路时,关键是要满足时序的约束。时钟树综合是芯片设计后端优化时序过程中至关重要的一环,尤其是在复杂的超大规模高速集成电路设计中,它将直接影响最后的流片。其中时钟偏斜是影响时钟的重要因素。本文以SMIC 0.18μm工艺数字电视发端调制器芯片为例,前端提出新的获得同步分频时钟的方法,后端使用Synopsys的Astro工具来进行手动时钟树综合和时序优化,在满足时序设计要求的同时减小了芯片面积。
　　关键词:时序优化;时钟树综合;时钟偏斜;同步设计
　　中图分类号:TN402文献标识码:A
　　Abstract: The key of digital integrated circuit design is to meet the timing constraints. Clock tree synthesis is the essential element on timing optimization in the back-end chip design, especially for complex high-speed ultra-large-scale integrated circuit design. It will have a direct impact on the final tapeout, and the clock skew is an important factor in the impact of clock . This paper proposes a new method to get frequency clock in the front-end, and uses Astro tool of the Synopsys to manually synthesis clock tree and optimize timing in the back-end, based on SMIC 0.18um digital TV transmitter modulator chip. The result shows that we can decrease the chip area, and meet the timing requirement at the same time.
　　Key words:Timing optimization;Clock tree synthesis;Clock skewSnchronous design
　　
　　1引言
　　
　　在大规模集成电路中,时钟信号往往是整个芯片中扇出时间最大、通过距离最长、以最高速度运行的信号[1]。随着集成电路的工艺几何尺寸不断缩小,时钟信号线路上的互连线延迟以及之间的耦合电容成为影响时序收敛的主要因素。不同的寄存器距离时钟信号源远近距离不同,造成信号到达的时间不一样,我们称之为时钟偏移。而一个时钟信号源往往要驱动数万个寄存器,不能满足芯片的驱动要求。时钟树综合可以解决此类问题,一方面平衡时钟偏差,一方面插入缓冲器增加驱动力。
　　
　　满足国标GB20600-2006要求的全模式地面数字电视多媒体广播基带调制芯片,含有180多万个标准单元门电路,45个大型存储器宏模块,201个输入输出pad,其中包括一个集成模拟PLL。该芯片含四个同步时钟信号,存在大量的宏模块,增加了时序路径的复杂性,基于面积和功耗优化的考虑,对时序优化提出了更高的要求。为了满足时序要求,优化设计方案,本文在前端设计中提出一种新的获得分频同步时钟的方法,在后端设计中采用分区布局时序要求严格的时钟,手动优化时钟树等方法,在满足时序设计要求的同时减小了芯片面积。
　　
　　2优化时序原理
　　
　　时序电路要求数据在时钟采样时刻保持稳定,但由于时钟存在抖动,所以数据信号需要在时钟有效沿到来之前的一段时间内保持稳定。这段时间称为建立时间(setup time),即数据对时钟的准备时间。同样,在时钟翻转之前,数据也必须在一段时间内保持稳定才能被寄存器成功采样。这段时间称为保持时间(hold time),即数据对时钟的保持时间[2]。其原理如图1所示。时序优化是指,考虑到器件内部延时,时钟的不稳定和偏斜,以及电容电阻等因素,采取优化设计方案,优化布局,综合和优化时钟树等方式,满足用户设计的建立时间以及保持时间的时序约束。
　　
　　 时钟偏移是指时钟分布系统中到达各个时钟末端,即终端寄存器的时钟输入端的时间不一样,这是不可避免的。而过大的时钟偏移会引起电路时序混乱,导致功能错误,因此在高速ASIC设计中,时钟偏移受到设计者的重视。时钟树综合与优化,即是将缓冲器和反相器插入到各个与时钟源相连的终端寄存器,并对寄存器间的时钟偏移进行平衡。
　　
　　前端设计时钟的方法对时序有很大影响,故采取优化时钟同步,减少时钟偏斜的设计方法,可实现优化时序的同时减少芯片面积。后端设计中,Astro通过分析时钟网络来保证合理的时钟偏移。通过调整参数和插入的器件型号等来保证满足时序要求,提高电路同步性能。图3为本文中设计实例――数字电视发端调制器芯片的主时钟的时钟树。本时钟树中主要有四个同步信号,即输入时钟clk_60V48和经过二、四、八分频得到的clk_30V24,clk_15V12,clk_7V56时钟。在时钟树各个级别插入缓冲器或反相器来减小时钟偏移,可以达到优化时序的效果。
　　
　　3优化时序过程
　　
　　为提高超大规模数字集成电路中的同步性能,一方面在前端设计电路时,采取优化的同步时钟分频技术,尽量减少同步时钟的偏斜;另一方面,利用工具通过分析时钟网络进行时钟树综合来减少时钟偏斜。Synopsys公司的Astro软件,是用来实现ASIC后端设计的流行工具。它可以计算时延、分析时序、布局布线等,结合前端的约束文件,前后端相互协作,实现最终的芯片流片。通过分析时钟线路延时,插入缓冲器和反相器,尽量减少时钟偏移,实现时钟信号同步。在设计电路之初和时钟树综合之前,仔细分析电路,优化时钟结构,将有利于减少芯片面积和缩短版图设计时间。
　　
　　 3.1 前端设计优化时序
　　在一般的同步分频时钟分频技术中,分频时钟处于时钟树的不同级,使得时钟偏斜增大,延时增加。本芯片前端设计中采用锁存器,利用主时钟信号对分频信号锁存,得到的分频信号经过选择器才成为最终的分频时钟。这样可将各分频时钟针对主频时钟信号传递延时平均,减少同步信号的时钟偏斜,优化时序。同时测试使能信号使选择输出主时钟或分频时钟。
　　
　　 3.2 后端设计优化时序
　　 3.2.1布局时优化时序
　　 1) 整体布局
　　在深亚微米集成电路设计中,布局要基于时序,对每条路径作时序分析, 以减少因不满足时序要求而进行的迭代次数[5]。为了减少互连线的RC延时和布线电容,以满足时序的要求,缩短设计时间,将单元cell和宏模块(RAMs,ROMs,sub-blocks)安排在合适的位置达到上述目的,这就是布局。放置宏模块比较重要,要考虑其引脚位置、方向、数量和相互之间的联系,一般将cell放置在中间,将macro等分布在四周。布局时要在减少面积的同时,尽量减少布线的阻塞。设计电源线时,需要满足电迁移特性,并考虑到电源和地线网络上的电压降。为了实现时序和面积的优化,需要将布局后实际的版图信息返标到综合工具DC中,通过读取接近实际情况的布局信息,优化电路的延时,综合出更好的设计结果。要尽可能兼顾到电路的拥塞情况,让电路结构和布局在时序和拥塞两方面都能得到满足,从而达到最优。而对标准子单元的合理布局有助于面积最小化及减少布线的拥塞,提高整个设计的质量。
　　 2)详细布局时分步布置时钟单元
　　针对某些对时序要求比较高的时钟,将其布置在一块选择的区域,提高后边时钟树综合优化的可能性,这样能够减小时钟偏移。比如该芯片中,把主时钟clk_60V48生成的时钟clk_30V24,clk_15V12,clk7V56,即将clkgen生成模块的相关寄存器单元布置在一小片指定区域内。
　　a. 从网表中或者在Designplan下的axgHierPlan了解到相关单元的名字。
　　 b. aprCmdCreateHierGroup选择需要合到一组的寄存器或者缓冲器单元,命名为clkgen。
　　
　　 c. axgCreateRegion命令创建组clkgen中单元分布的区域,确定好区域面积利用率,以及长宽比。
　　 d. 在布线时设置相关的选项,使得时序要求比较严格的路径上的时钟单元,布置位置临近,便于满足最后整个芯片的时序要求。
　　 3.2.2 时钟树综合与优化时序
　　 1) 自定义优化时钟树
　　本实例中的时钟信号Clk_6M,Clk_mpeg,we2,we1,Clk_30V24_Out,Clk_7V56_Out,时序比较宽限,所以不需要优化,可以节约优化的时间,减少优化的复杂度。在时序约束文件中写明定义即可。在整体布局和详细布局之后,读入CTS的时序约束文件。时钟优化过程中,选择相关的驱动能力不同的缓冲器和反相器,插入单元顺序为“CLKBUFX16 CLKBUFX8 CLKBUFX4 CLKBUFX2 CLKINVX16 CLKINVX8 CLKINVX4 CLKINVX2”,这样的规定决定了先从大的缓存器和反相器开始插入,在不够的时候再逐渐插入小的器件到时钟树中。
　　
　　 2) 调整插入器件尺寸
　　astCTO用在CTS之后,将时钟树综合和优化,进一步减小时钟偏移。调整缓冲器或者反相器的尺寸和驱动能力,同时调整它们的位置来调整时钟偏移和插入延时,减少因为时序优化和增量放置引起的时序问题。其中Buffer/gate sizing用于调整buffer或inverter的尺寸及驱动能力。Buffer/gate relocation调整buffer或inverter的位置来调整时钟偏移和插入延时。
　　 3)postCTS Optimizaiton和Postplacement Optim- ization优化时序
　　时钟树综合后,要修复用户设计的时序违规。查看此时的时序报告,如果仍有建立或保持时间时序违规,可使用PostPlace Optimization(astPostPS)或者postCTS Optimizaiton多次进行优化。
　　利用astPostPS命令进行优化时,可以根据需求,选择其中一些独立的命令针对建立时间、保持时间、时钟转换时间和电容等单独进行优化。astPostPS 用于优化布局后的时序设计,Postplace优化布局时,根据设计中所有布局信息和变化,调整基本单元的尺寸,除去多余的单元,插入缓冲器和反相器等技术来完成设计的Postplace优化,改善时钟的偏斜,来优化时序。
　　
　　4优化时序结果
　　
　　手动优化布局比一般自动布局的时钟偏斜结果要优,时钟偏斜更小。新的优化方式使得在满足时序的条件下,芯片面积可以更小。结果如下表所示。优化时钟树后最终的时序结果:建立时间余量为0.258 ns,保持时间余量为-0.079 ns,可以在布线后优化为正。
　　
　　5结论
　　
　　随着集成电路工艺几何尺寸的不断缩小,芯片面积的不断减小,对于时序的要求越来越高,时钟树优化显得尤为重要,本文以数字电视发端调制器芯片为例,提出了新的同步分频时钟设计方法,介绍了为优化时序采用的布局技巧,以及手动优化时钟树,减少时钟偏斜等方法。从结果可以看出,合理设计和布置时钟树结构,不仅可以优化时序,还可以减少大量的布线资源,减少芯片面积。
　　
　　参考文献
　　[1] 千路,林平分. ASIC后端设计中的时钟偏移以及时钟树综合[A]
　　[2] 张晓林. 数字电视设计原理[M]. 北京:高等教育出版社, 2008. 359-368
　　[3] SYNOPSYS. Astro Workshop Student Guide[S].V-2005.06
　　[4] 王芊莉.数字电视机顶盒芯片数字后端设计[D].北京工业大学,2006
　　[5] 何小虎,胡庆生,肖洁.深亚微米下ASIC后端设计和实例.中国集成电路[J], 2006,第87期:37-42
　　[6] 虞希清.专用集成电路设计实用教程[M]. 浙江:浙江大学出版社,2007. 55-69.
　　[7] David Harris, Mark Horowitz. Timing Analysis Including Clock Skew [J]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and System, 1999, 18(11): 1608-1618.