国际半导体技术路线图_国际半导体技术发展路线图(ITRS)2009年版综述(7)

　　 5.4 产品的代和芯片尺寸模型 　　在这部分,我们将讨论“产品代”(product generation)和它们与技术周期之间的关系。在过去,这些术语经常被混用,历史上使用DRAM产品三年一换代(基于新的技术特征生产出密度为过去4倍的新产品)的方法定义技术周期的进步的方法,已经过时了。2009版的路线图将继续使用2005版路线图开始的做法,即:基于各个产品技术趋势来决定技术发展的驱动因素。这些基于产品的技术趋势由于其市场功能、性能和可承受的价格等需求不同,可能会以不同的速度发展。因此,作为领先产品的演化/按比例缩小的道路可能变得更加复杂。
　　从历史上看,DRAM产品一向被认作是整个半导体工业的技术引擎。在九十年代末以前,逻辑电路(以MPU/高性能ASIC为例)发展的速度和DRAM技术类似,但是落后于DRAM。根据2007年的PIDS对DRAM生产商的调查,在2000年/180 nm以后,DRAM工艺进步的速度为大约每2.5年一个周期。在最近几年,制造微处理器的新技术继续以2年的速度发展,并预计继续以2年/周期的速度发展至2013年/27 nm,而DRAM则预计从2010年/45 nm开始,到2024年路线图末期,都放缓到每3年一个技术周期的速度。随着微处理器/高性能ASIC产品继续以更快的2年/周期的速度发展,它和DRAM产品半节距工艺差距已经越来越小,并且和闪存技术需求一起,推动了最先进的光刻设备和“等效的按比例缩小”工艺,特别是加工孤立的特征线条(印制栅长和实际栅长)更需要强大的工艺能力,以使产品具有电源管理和性能增强等特征(例如刻蚀成型、形变硅、高κ/金属栅等)。如前文所述,由非接触多晶硅定义的闪存技术,也已经开始加速发展并成为领先的推动力。如上文所述,最新的闪存技术也推动了最领先的光刻技术的发展,PIDS的调查预测闪存的2年非接触多晶半节距技术周期的发展步伐将继续至2010年/32 nm,然后转为3年/周期,直至2024年。
　　然而,在这两类产品中,也有一些基本的区别。商品市场中压缩成本、提高加工厂生产能力的经济压力极大,DRAM产品着重于减小芯片的面积。因此加速DRAM技术发展的主要重点放在减小存储器单元面积上。但是这个减小存储器单元面积的压力是和提高存储电容容量和存储性能的要求互相矛盾的,因此这就给存储单元设计者以压力,迫使他们以创新精神,探索新设计和新材料的以解决存储单元面积和性能之间的矛盾。此外,为了能够更加紧凑地将大量DRAM存储单元安置在尽可能小的管芯面积当中,也需要尽可能减小存储单元的节距。2009年ITRS预测:插入新的掩埋字线和位线的单元技术,能够实现4f2(4=设计因子;f=以微米表示的半节距)的单元尺寸,将在2011年开始得到应用。
　　微处理器也面临着强大市场压力,需要在降低成本的同时提高性能。性能是通过减小晶体管栅长和增加互连金属层的层数实现的。2009年ITRS的团队已经对更新的路线图技术发展总表中的功能、芯片尺寸、单元面积和密度等模型达成了共识。MPU产品芯片尺寸表现在看起来和DRAM模型更为相似,而较大的入门型芯片尺寸必须要随时间按比例缩小以实现可承受的尺寸。此外,还新增一些项目用来加强模型之间的沟通。一些基本的模型假设都在路线图技术特征总表的注释中予以注明。表ORTC1是对技术趋势指标的一个小结。同时,出于完整性考虑,ASIC/低功耗栅长趋势也被列出,它们比最先进的MPU的发展要落后一些,这是为了尽可能地减少运行时和待机时的电流消耗。请参见术语表关于“等效的按比例缩小”、“半节距”和“栅长”的详细定义。对每个产品代,都列出了最先进的(处于引入阶段)和量产的(处于生产阶段)DRAM产品。
　　在对图8a和8b进行总结时,需要指出的是,远期的平均每年的DRAM接触M1半节距特征尺寸的减小速度预期将会在2010年/90 nm以后,回到3年的技术周期,大概是每年11%左右(也即每3年减小30%)。以前(2000年/180 nm - 2010年/45 nm)曾经加速到2.5年的技术周期,即大约每年13%(也即每两年约24%)。如前文所述,新的闪存非接触多晶硅预期在2010年回到3年技术周期的发展速度,领先于DRAM M1。MPU/高性能ASIC M1(一般在图中称为MPU)在2010年/45 nm时将赶上DRAM M1,预计继续2年/技术周期的步伐,并在2013年/27 nm时回到3年技术周期的发展速度。
　　 5.5 芯片面积,光刻场和晶圆尺寸发展趋势
　　尽管芯片特征尺寸不断缩小,大约是每2-3年30%左右,但是先进存储器和逻辑电路产品从它第一次在技术论坛(如IEEE国际固体电路会议,ISSCC)上被演示开始,它的尺寸从引入阶段开始,一直是每六年就增长一倍(相当于每年增长12%)。芯片面积的增加对于每年增加40-60%的比特/电容器/晶体管是必需的,这样才能按照摩尔定律的规律发展(每1.5～2年芯片的功能增加一倍)。然而为了保持成本/功能每年减小大约30%的历史趋势,必须要提高设备生产率,提高制造成品率,使用更大的晶圆,保持或增加晶圆和硅面积的吞吐率,并且最重要的是,增加每个晶圆上的功能数(包括晶体管、比特和逻辑门)和芯片数。
　　增加晶圆上可用芯片的数目的主要方法是减小功能和芯片的面积,这是通过减小特征尺寸(按比例缩小)和重新设计产品/工艺(压缩)来实现的。例如,使用最新的模型可以预测到当一个经济有效的产品代(在代间的功能每2年翻一番)被引入后,芯片的面积必须尽可能地保持不变。而在每个技术周期内,各代产品则要保持每年减小芯片面积50%的速度(光刻线条减小速度0.7的平方),当存在更多的设计因素相关的密度改善时,甚至需要更快地缩小。
　　价格可以承受的DRAM和闪存产品一定要达到基本不变的代内芯片尺寸,同时保持单元阵列面积的高效性-占芯片总面积的58-63%。从历史上看,DRAM和闪存产品需要减小的单元面积设计因子(a)(单元面积(Ca),以最小特征尺寸(f)的平方表达的单元面积,Ca=af2)。国际技术工作组“工艺集成、器件和工艺组”和“前端工艺组”提供了关于阵列效率目标,单元面积因子,和每芯片的比特数等数据。此外,在“前端工艺”一章,还提供了满足激进的单元面积目标的挑战和解决方案。因为跟踪这些重要指标是非常重要的,所以DRAM单元面积指数,目标单元尺寸,单元阵列面积占芯片总面积的百分比等重要指数同时也在整体技术规划表ORTC-2A和2B中予以跟踪。(对有关名词的定义请参考术语表。)
　　 显然地,根据最近的调查资料和公众可用的资料显示,DRAM单元面积因子的缩小率在2009年国际半导体技术发展路线图的模型中出现了加速,在2011年加入了“4f2”的面积因子(而在2005年版路线图中预测是6f2的面积因子)。从2011年开始,面积因子预期将保持为4f2,直至2024年的路线图末期。除了面积因子稳定在4f2的水平上,调查显示,56%的阵列效率将从2006年开始稳定下来。DRAM单元设计效率和功能密度的增加将会和较低的量产芯片尺寸目标,当前的目标是低于60 mm2。因此,DRAM的“摩尔定律”单位芯片比特数目标已经推迟了一年,并且将会在近期和远期继续以每3年2倍的目标发展。64 Gb的DRAM产品现在已经在2023年的路线图末期开始出现。(参见图9和图10a和10b,每单位功能的面积和每芯片的功能面积)。
本文为全文原貌 未安装PDF浏览器用户请先下载安装 原版全文 　　 在更新的2009年路线图技术特征总表闪存产品模型中,功能比特数的计算仍然是基于单级单元(SLC)设计因子,以及非接触多晶硅密集线的关键特征按比例缩小速度。在2009年的“工艺集成、器件和结构”工作组的闪存调查显示,快速的2年一周期的按比例缩小速度将持续至2010年,然而,单级单元物理设计因子的限制仍然保持为4。因此,闪存模型功能(比特大小)面积的缩小在加速,闪存非接触多晶硅半节距将在数值上比DRAM交错接触的M1半节距领先3年。光刻技术工作组现在认为,先进的闪存制造技术显然已经推动了最先进的制造技术,并同时也使用相当水平的工艺设备来制造先进的DRAM产品。
　　 因此,闪存单级单元(SLC)比特技术能够在2005年快速地发展到76 nm非接触多晶硅半节距和“4”的设计因子,并将继续按比例缩小至2010年的32 nm,将SLC比特尺寸缩小至0.004 um2,相当于同年的DRAM单元尺寸的1/3(见图9,2009年路线图产品功能大小趋势)。在2009年,当DRAM产品仍然处于2 G比特时,闪存技术的加速发展已经可以生产96 mm2的11 Gb SLC产品(然而,只有61 mm2的芯片面积才能满足市场的价格承受能力和生产率需求)。此外,闪存技术能够采用电学的方法,在相同的面积内得到双倍的比特数(多级单元,MLC),使得在96 mm2可承受的首次生产的芯片尺寸范围内,每个闪存芯片可以得到虚拟的双倍比特数,达22 G比特。“工艺集成、器件和结构”工作组的闪存调查显示,在2009年将会有3比特MLC闪存产品开始量产,使得更加困难的4比特MLC量产时间移至2012年。
　　 “设计”技术工作组从2001年的ITRS开始就推荐最为激进的变革,通过这些变革,使得MPU芯片尺寸模型和最新的晶体管密度、大型片上SRAM以及更小的芯片尺寸目标相一致。“设计”技术工作组在模型中增加了细节,包括了新的晶体管设计改善因子。新的“设计”技术工作组模型在SRAM晶体管中使用了“60”的设计因子(和前版的路线图的值[100]相比,有显著的下降),并预期不再随时间的推移而显著下降。逻辑电路的栅晶体管设计因子也大幅度从300多下降到175,并预期在路线图时间框架内保持不变。除了阵列效率方面的显著改善(影响芯片尺寸模型的仅有的其它可变因子)以外,“尺寸缩小”和密度的改善将继续源自光刻带来的互连半节距按比例缩小。
　　 当前的2009年ITRS MPU模型以2年为周期发展,落后于DRAM M1半节距数据,但是将在2010年/45 nm指标上超越DRAM M1半节距,然后继续2年的技术周期直至2013年/27 nm,然后回复到3年的技术周期,和DRAM M1和闪存多晶半节距趋势相平行。工艺尺寸和设计因子模型在过去版本的ITRS路线图的基础上有所修正,但是仍然通过将不变的芯片尺寸趋势与高性能MPU(现在降至260 mm2)和高性价比MPU(仍然是140 mm2)联系在一起,从而继续反映了经济承受能力的竞争需求,
　　 由于MPU2年的技术周期半节距(追赶和超越阶段)会持续到2013年,仅由光刻改善带来的MPU产品的芯片尺寸缩小预期将保持不变。然而,在2013年以后,只有片上晶体管每个技术代(2013年以后是3年的周期)数量翻一番的发展速度减缓的情况下,MPU芯片代间尺寸模型才会保持不变。
　　 在2009年的ITRS中,MPU模型继续使用每隔一个技术代逻辑芯核数量翻一番的方法。然而,由于每个芯核的晶体管数翻一番,因此,芯核的功能面积和密度将保持不变。“设计”技术工作组的共识是:MPU模型更加代表当前的设计趋势。参考图9、10a和10b的功能面积和每芯片功能图。
　　 由于最近预测到MPU半节距的2年技术周期有所扩展,当前的MPU芯片尺寸模型能够延续历史上摩尔定律的片上功能(晶体管数)翻一番的发展趋势,直至2013年/27 nm。在2013年以后,摩尔定律的片上晶体管数发展速度放缓至每3年翻一番,以便和更慢的3年技术周期相匹配(以保持芯片尺寸目标不变)。在2013年之后,为了保持有效的历史上功能性发展趋势,MPU芯片和工艺设计者必须要增加更多的“等效的按比例缩小”的设计/工艺改善,以便在基础的基于光刻的按比例缩小趋势之外进一步增进设计的改善。MPU模型的新的指标目标在表ORTC-2C和2D中进行了归纳总结。
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