互连技术挑战传统等|互联技术

　　封装制造商Tessera最近开发出了μPILR平台，其使用小型，管脚式连接器来替代传统的技术，比如像半导体封装上的焊球。当今，封装技术的发展已经不能满足工业的需求，而μPILR平台的出现，或许将会给下一代移动、计算和消费产品带来外观、性能和可靠性上的极大提升。
　　该技术引入了一个先进的芯片封装概念，即给小晶片较少的I/O口，而给大晶片以多的I/O口。单或多芯片，以及层封装结构也是如此。
　　
　　Tessera最近展示了用在16GbUSB驱动器中的技术，这种芯片为四层层叠结构，每层上有两个8Gb NAND闪存基底。其总厚度不大于1.2mm，而间隔为0.5mm。
　　用μPILR技术构建的管脚直接成型在衬底上，采用了镍镉/镀金铜，长度为25～175μm，直径为40～200μm，而焊球的高度一般为350～450μm。在基片到封装的衬底应用中，连接器间隔为100μm是可能的，在封装到PCB的应用中，间隔小于0.3mm则是可以做到的；而在封装的衬底中，150μm或更小的间隔也是可取的。
　　器件热性能的提高主要归功于在衬底上连接的多层金属和在晶片下的固体铜衬垫。小的封装尺寸要归结为小间隔，而更多的管脚数则带来更多的能量和完整的接地特性。
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　　――Ralph Raiola
　　
　　低功耗44Gb/s CDR芯片内嵌在CMOS芯片中
　　
　　富士通实验室开发出了业界第一个能以40～44Gb/s的速率执行时钟和数据恢复的CMOS芯片，使高速光SerDes模块的实现成为可能。一个由ISSCC出具的报告指出该芯片分解信号的速率为16×2.5Gb/s，符合ITUG.8251抖动公差标准。
　　该芯片在数据率为40Gb/s时的功耗为0.9W，小于用SiGe、BiCMOS或其他复合半导体技术制成的器件的1/3。它使用了创新的3X过采样构架，输入数据是用24相10GHz分布式VCO采集的。这个0.8mm×1.8mm芯片是用90nm工艺制作的。商业版的样品将在7个月后推出。
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　　――Jim Harrison