芯片IP【SOC,芯片的高速模拟IP测试方法学】

　　摘要:很多SoC芯片里会使用SATA物理层, PCIE物理层以及DDR2/DDR3物理层等高速模拟IP。这些高速模拟IP需要被自动测试设备完整的测试。自动测试设备的高速测试选项就是用来测试高速IP,但随之而来的是测试成本的增加。智原科技利用内建自测试方法来取代费钱的自动测试设备的高速测试选项。内建自测试提供了最具成本效率的方法。高速模拟IP内建自测试的故障覆盖率很高, 所以我们不再需要自动测试设备的高速测试选项及其所带来的高成本。
　　关键词:物理层;模拟IP;自动测试设备;内建自测试;故障覆盖率
　　
　　Test Methodology for High Speed IP in SoC Chip
　　
　　Abstract:SATA PHY, PCIE PHY, and DDR2/DDR3 PHY IPs are used in many SOC ICs. Those high speed analog IPs need to be fully tested by Automatic-Testing-Equipment (ATE). The ATE high speed testing options could be used for high speed IP testing, but the testing cost would be increased. Faraday uses Built-In-Self-Test (BIST) instead of ATE high speed testing options to test the high speed IPs. BIST provides the most cost efficient solution. The fault coverage of high speed IP BIST is very good, ATE high speed testing options are not required anymore, and testing cost will not be increased.
　　Keyword: PHY; Analog IP; ATE; BIST; Fault Coverage
　　
　　1在自动测试设备上做高速IP测试
　　
　　SATA、PCIE及DDR2/DDR3等高速外设已经大量的应用在现今的各类电子产品中。在这些电子产品中所使用的SOC芯片也必须使用到SATA 物理层、PCIE 物理层及DDR2/DDR3 物理层等高速IP。SOC 芯片上所使用到的所有高速IP都必须经过完整的量产测试后才能出货,以确保SOC 芯片的功能及质量。
　　用来执行量产测试的自动测试设备(Automatic Testing Equipment, ATE) 可以配置各类数字及模拟测试模块,以因应SOC 芯片中各式的数字IP及模拟IP的测试,也可以进行各种电压电流量测。由于ATE通常都采用了可对多根芯片管脚并行测试的设计,因此通常可以在数秒钟内完成SOC 芯片的所有测试。
　　主要的几个自动测试设备制造厂都提供了可以进行高速IP测试的高速测试模块。由于SATA 物理层及PCIE 物理层的数据速度达数个Gbps,高速测试模块在测试接收端 (Receiver, RX) 时需使用极高频的测试信号发生器;高速测试模块在测试传送端 (Transmitter, TX) 时则需使用特殊的取样技术 (Under Sampling) 才能达成足够的取样频率以取得TX送出的资料。DDR2/DDR3 物理层的最高数据速度也超过了1Gbps,因此需使用运作速度可达数个GHz的高速测试通道 (Test Channel) 来做测试。这些高速测试模块的价格高昂,测试程序也会因而变得更加复杂,测试程序开发的周期也变得更加长。
　　若使用这些自动测试设备的高速测试模块进行SATA 物理层、PCIE 物理层及DDR2/DDR3 物理层等高速IP的测试,SOC 芯片的测试成本将立即大幅提高,无法符合消费性电子产品的低测试成本需求。在委外测试厂也不容易取得装备了这些高速测试模块的自动测试设备产能。
　　智原科技的高速IP内建自测试技术 (Built-In-Self-Test,BIST) 提供了完善的解决方案。智原科技的SATA 物理层、PCIE 物理层及DDR2/DDR3 物理层等高速IP均内建自测试技术,可以对高速IP做完整的量产测试。由于不需使用自动测试设备的高速测试模块,因此SOC 芯片的测试成本不会大幅增加。内建自测试技术的故障覆盖率良好,可以确保SOC 芯片的质量。
　　智原科技的SOC Turn-Key服务除了提供高速IP及设计服务外,也为客户提供了后段的制造及测试服务。研发及测试团队针对各个高速IP设计出适当的测试模式 (Test Modes),并应用BIST技术执行高速IP的量产测试。客户所收到的就是经过完整测试的SOC 芯片。
　　
　　2内建自测试的介绍
　　
　　高速IP内建自测试技术是在高速IP设计时就必须加入的功能。通常是利用高速设备的传送端 (Transmitter, TX) 将特定格式的高速数据送出,透过传输线或是经端点反射后将高速数据送至高速设备的接收端 (Receiver, RX)。接收端所取得的数据经译码后,就可以与原本由传送端送出的数据做比对。若数据比对都正确无误,则表示传送端及接收端均能正常动作,该高速设备就是测试通过的良品。图1 是智原科技的高速IP内建自测试架构图。
　　 在应用了高速IP内建自测试技术后,高速IP量产测试时就不需使用自动测试设备的高速测试模块。由于高速IP测试时的频率都经由SOC 芯片内建的锁相环(Phase Lock Loop, PLL) 产生,自动测试设备只需提供低于100MHz的频率给SOC 芯片,因此可以使用较低测试成本的低速自动测试设备来进行SOC 芯片的量产测试,并且有效的控制每颗SOC 芯片的测试成本。
　　
　　3内建自测试如何工作?
　　
　　 3.1 SATA 物理层 / PCIE 物理层 内建自测试
　　SATA 物理层及PCIE 物理层均是使用了串行器-解串器(Serializer/Deserializer, SerDes) 技术的IP, 并列数据在编码后以串行的型态由TX送出。数据传输时并没有独立的时钟信号,而是将频率内嵌在TX的数据信号中。TX送出的数据信号速度最高可达5Gbps,所以必须以差分信号 (Differential Signal) 来传送,RX才能将传输过程所产生的噪声消除,以正确取得TX所送出的资料。
　　RX也需要接收速度最高可达5Gbps的差动信号,信号需被转换成为单相信号并经时钟数据恢复电路(Clock Data Recovery, CDR)将时钟由信号内取出,然后再据以将所接收的数据转回为并列数据。
　　内建自测试会将RX所收到的数据与TX所送出的数据做比对,若数据相符则会送出内建自测试通过(BIST PASS)信号,表示测试通过,如图1(a) 所示。
　　在进行内建自测试时需要将物理层的TX管脚与RX管脚以缆线或是测试载板上的线路做连接,其中TXP需连接至RXP;TXN需连接至RXN。这样的作法可以模拟在实际应用时,缆线或是线路所造成的信号衰减。若RX仍可以将数据正确地解出,则表示RX的接收灵敏度 (RX Sensitivity) 测试也是通过的。
本文为全文原貌 未安装PDF浏览器用户请先下载安装 原版全文 　　虽然内建自测试内部的数据处理及运作复杂,但对自动测试设备来说内建自测试是相对简单的。自动测试设备只需提供低频的时钟给PLL,启动内建自测试后在正确的时间点检查内建自测试是否送出BIST PASS的信号。内建自测试可以提供完整且不需冗长测试程序开发周期的解决方案。内建自测试的测试过程中也完全不需要使用价格高昂的自动测试设备高速测试模块。
　　
　　 3.2 DDR2/DDR3 物理层的内建自测试
　　DDR2/DDR3 物理层信号是以单相信号 (非差分信号)、有独立时钟管脚做传送及接收,每一根数据管脚都可以对信号做传送及接收。通常DDR2/DDR3 物理层需要对DDR2 DRAM或DDR3 DRAM做读写,其中智原科技所提供的DDR2 物理层IP的最高信号速度达800Mbps,而DDR3 物理层IP的最高信号速度更高达1.333Gbps。
　　DDR2/DDR3 物理层内建自测试利用DDR2/DDR3的每一根数据管脚上都有TX及RX的特性,不需使用缆线或是测试载板上的线路做连接,只需要由自动测试设备对每个信号管脚做适当的终端负载 (Termination),TX所送出的高速信号就会经由终端负载的反射而传回RX。RX所收到的数据会被与TX所送出的数据做比对,若比对相符则会送出BIST PASS信号表示测试通过,如图 1(b) 所示。
　　
　　 3.3 DC 测试
　　内建自测试所做的主要是高速IP的功能测试 (Functional Testing),然而在各个高速IP的规格书中还规定了一些重要的DC参数,如电阻值、电压/电流值 及输出驱动能力等。
　　这些DC参数并无法在内建自测试中被完整的测试,但我们可以使用自动测试设备内建的DC测试单元进行这些测试。在加上这些DC测试项之后,就可以在自动测试设备上为这些高速IP进行完整的量产测试了。
　　
　　4如何设计测试载板?
　　
　　由于这些高速IP的数据速度达数Gbps,因此测试时所使用的测试载板需要经过特殊的设计及制作,以避免高速信号在载板上发生衰减或是受到噪声的影响。
　　高速信号若是在传输过程中发生衰减,会造成信号眼图 (Eye Diagram) 的眼图开口 (Eye Opening) 高度不足,RX就无法正确的以电压值来辨认来自TX的数字信号。
　　而高速信号若是受到噪声的干扰,则会使抖动偏移量 (Jitter) 增加,若由信号的眼图来观察,则会看到眼图在水平方向开口的宽度过小,会使得RX收到不正确的数字信号。
　　高速信号若是在载板上发生衰减或是受到噪声的影响,就可能会让内建自测试将原本性能正常的芯片判断为测试不通过。若选用高速信号专用的PCB板材来制作测试载板,则可以改善上述情况造成的影响。唯高速信号专用PCB板材价格高昂,且除了PCB板材外,还有许多测试载板设计的因素会导致高速信号在载板上发生衰减,或是让高速信号受到噪声的干扰。
　　智原科技的测试工程团队拥有丰富的高速信号测试载板设计技术及经验,可以针对每一个SOC 芯片设计出客制化的测试载板,并且在设计时间就以高速信号仿真的方式确保测试载板的带宽及抗噪声能力。图2 是一个测试载板上的SATA 物理层高速信号仿真眼图,眼图开口远大于SATA RX所能容忍的最小值 (菱形部分),因此由TX所送出的测试信号可以正确的被RX收到及辨认。
　　 目前我们已经可以使用一般的FR4 PCB板材代替高速信号板材来制作高速IP测试的SOC 芯片测试载板,在不牺牲高速信号质量的前提下有效地控制测试载板成本。
　　
　　5结论与展望
　　
　　高速设备的信号传输速度不断的提升,使得单位时间内可被传输的数据量倍数的增加。然而测试这些内含高速IP的SOC 芯片的困难度也持续地提高。高速IP内建自测试技术让高速IP的量产测试可以正确地被完成,同时还要在测试时间及测试软硬件成本不增加的前提下达成目标。
　　使用高速IP内建自测试技术后,高速IP的测试已达到良好的成果,量产测试的测试成品率达96%以上,且无需使用高速测试模块就可以达成高速IP的完整测试。
　　为了符合客户削减测试成本的需求,我们更在低成本自动测试设备上持续研发高速IP的量产测试,并且研发出多颗SOC 芯片同步测试的技术,使得客户的量产测试成本可以持续的下降。尽管测试的成本下降,但所提供的测试质量并没有因此下降,客户所收到的SOC 芯片仍会是经过完整测试的高质量SOC 芯片。
　　
　　作者简介
　　曾培雄,芯片技术部 副理 智原科技(上海)有限公司;
　　苏哲彬,芯片技术部 经理 智原科技(上海)有限公司;
　　倪绵喜,芯片技术部 协理 智原科技(上海)有限公司;
　　陈宏铭,技术市场部 总监 智原科技(上海)有限公司。
　　
　　英特尔推出Parallel Studio XE 2011和Cluster Studio 2011
　　
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