国际半导体技术发展路线图(ITRS)2009年版综述(6)_国际半导体技术路线图

　　 4.14 成品率的提高 　　 困难和挑战 　　 2009年“成品率的提高”国际技术工作组调研了最新的研发和困难,整理出了与成品率相关的关键的挑战。在2009年,整理出了新的远期挑战,即:450 mm晶圆的引入带来的对缺陷探测和特征分析的影响,以及由于较大的衬底表面积带来的缺陷预算和成品率模型问题。450 mm晶圆的引入需要新一代的检测工具。拥有成本受到吞吐率和设备成本的影响。很难在450 mm晶圆代仍然保持检测设备的吞吐率水平。因此,设备的成本非常重要。检测时,如何处理450 mm晶圆具有风险:首先,大的圆片具有挠性,其次,用于缺陷检查的坐标精度也有困难。由于表面很大,因此需要获得大量的检测数据量。改善数据质量并减少数据量是非常重要的。缺陷预算和成品率模型受到大的衬底上未知缺陷密度的影响。
　　 在2009年的ITRS中,近期的关键挑战的次序和类型都没有变。当前,最重要的关键挑战是对多种致命缺陷和信噪比的探测。以高捕获率和低拥有成本以及高吞吐率来同时探测和区分多种致命缺陷,是很困难的。此外,在大量的噪扰和伪缺陷间找到与成品率相关的缺陷,是一件令人生畏的工作。其次,需要搞清楚与3D检测相关的需求。这使得检测工具需要具有检测高深宽比结构的能力,同时还要能够探测非目视缺陷,诸如空洞、内部缺陷和亚表面缺陷等。仍然有大量的对高速和经济有效的检测工具的需求。随着3D缺陷类型的重要性的增加,对高速和经济有效的3D检测工具的需求变得越来越重要。电子束检测看起来不再能够成为所有这些任务的解决方案。
　　 其它的成品率提高方面的近期挑战,根据重要性的不同依次列写如下:
　　 ●工艺稳定性和绝对污染水平之间的关系,包括与成品率之间的关系:需要数据、测试结构和方法,以便在工艺液体污染类型和水平与成品率之间建立关系,并决定所需的对气体、化学品、空气、先驱体、超纯水和衬底表面清洁度的控制限制。
　　 ●晶圆边缘和斜面控制和检测:晶圆边缘和斜面的缺陷和工艺问题可以导致成品率损失。当前,需要大力开发监控和污染控制方法。
　　 在远期,有以下的关键挑战:
　　 ●非目视缺陷和工艺离散:不断增加的由于非目视缺陷和工艺离散造成的成品率损失需要在方法学、诊断和控制方面,有新办法。这需要在系统成品率损失和版图特性之间建立起联系。逻辑电路区域中,特征的不规则性使得它们对系统成品率损失机制非常敏感,例如在光刻工艺窗内的图形工艺离散性。
　　 ●在线缺陷特征分析:基于对更小缺陷尺寸和特征分析的需求,需要有光学系统和能散X射线光谱系统的替代方法来进行更小尺寸缺陷和特征的高吞吐率在线特征分析。待分析的数据量正在大幅度增加,因此,需要有进行数据解释的新方法以保证质量。
　　 ●开发基于模型的设计-制造接口:由于光学邻近校正(OPC)和集成的高度复杂性,模型必须要考虑更大的参数敏感度、超薄膜的完整性、电路设计的影响和封入的更大数量的晶体管等。
　　 ●450 mm晶圆的引入(见上文)。
　　 “成品率的提高”一章包含三节:缺陷预算和成品率模型、缺陷探测和特征分析、晶圆环境和污染控制。在2009年,主要的工作是更新技术需求表。主要的改变总结如下:
　　- 缺陷预算和成品率模型:
　　・缺陷预算表进行了更新。ITWG需要有解决方案来对每次晶圆处理中的颗粒数或颗粒控制极限数据进行更新,以便给设备供应商和未来的集成器件制造商提供每道晶圆处理时可允许的缺陷和颗粒数数据。
　　 - 缺陷探测和特征分析:
　　 ●根据缺陷检测和探测方面的最新进展,对表YE6、7、8进行了仔细的检查和更新。
　　
　　 4.15 计量
　　 计量需求继续受到先进光刻工艺、新材料和超越CMOS的材料、结构和器件的推动。二次图形生成和二次曝光的光刻技术的引入增加了复杂度,因为需要在相同的测量区域内测量线宽、边墙角度和线宽粗糙度的两次分布。另一个关键尺寸测量的重要挑战是工具的匹配。未来几年的精度需求可以通过单一工具来满足。但是EUV光刻计量方面还存在着很多差距,特别是对掩模版的计量。掩模版的制造工艺需要有更大的提高,特别是对光化学图形的掩模版检测和空气中成像而言,更是如此。套刻计量能力落后于对改善套刻控制的需求。前端工艺继续推动计量技术来提供对新的更高介电常数材料、双功函数金属栅、新的超浅结掺杂工艺的测量。亚1 nm EOT栅层叠需要在制造中大幅度改善膜厚和成分的控制。互连结构继续使用新的材料。对低κ材料的多孔性控制的需求推动了对多孔性测量的新的兴趣。3D互连计量需求主要受到硅贯穿通孔(TSV)研发活动的推动。下一代TSV的键合晶圆套刻控制现在已经有了可能的解决方案,正在调研之中。在超越CMOS器件的计量领域中,石墨烯(graphene)测量在显微技术和电学特征分析方面取得了进展。此外,现在有几种方法能够决定样品中石墨烯的层数。对理解大面积石墨烯的均一性的需求推动了物理和化学计量的发展。此外,计量方面的研发也和其它的超越CMOS的材料方面的研发工作相关。
　　 困难和挑战
　　 很多下面列出的近期的挑战在22 nm技术代以后仍将继续。计量需求在2015年以后将继续受到未知的新材料和新工艺的影响。因此,很难找到所有未来的计量需求。不断缩小的特征尺寸,器件电学参数的更加严格的控制(例如阈电压和漏电流),以及新的互连技术例如3D互连等,将给物理计量方法带来严峻的挑战。为了实现期望的器件按比例缩小,计量工具必须要能够测量原子间距的特性。表ITWG14列出了计量的10个主要的挑战。
　　
　　 4.16 建模和模拟
　　 “建模和模拟”是半导体器件和芯片制造及特征分析的虚拟部分:使用计算机程序来预测几何形状、应力和器件的化学成分(掺杂物、锗硅等)、它们的电学特性和可靠性以及电路和系统的最终行为。“建模和模拟”的整体目标是支持现实的技术、器件、电路和系统的开发,通过提供对哪些技术最困难、最昂贵、最低效或最耗时的信息,来减少开发时间和成本。为了实现这个目标,建模和模拟的工具必须要包括适当的物理模型,包括适当的参数设置,并满足不同的需求,包括应用的普适性、模拟速度、应用的复杂性,以及用户界面和互动等。因此,需要在建模和模拟能力的专注的研发活动。
　　 为了能够最好地满足工业界和研究界在模拟工具方面的用户需求,ITRS的建模和模拟工作组在2009年专注于工业需求,一方面来自于组内的评估,另一方面来自于ITRS其他组的结果,与工艺、集成和制造等诸多领域相关。详细地考察了来自于这些工作组的文字、演示和详细讨论,2009年ITRS整理了这些横向的内容,加入到“建模和模拟”之中。
　　 “建模和模拟”一章的主要内容是基于这些横向内容以及对最新技术的整体评估。在下文中,对本章的主要内容进行了总结,特别是和2007/2008年的ITRS进行了对比。
　　 和早年间一样,在“建模和模拟”一章的篇首就强调了困难和挑战。在2009年的ITRS中提到的六个16 nm技术代以前的近期挑战包括在内。其中,两个挑战重新命名为“纳米级CMOS模拟能力:能预测CMOS器件极限的方法、模型和算法”和“互连和封装的热学-机械学和电学建模 ”。由于工业需求和最先进技术的发展,所有这些挑战的详细内容都已经显著改变,如本章的表ITWG15和表MS-1所示。远期的挑战指的是16 nm以后的技术代。这里,只有前两条进行了少量的修改。
　　 和ITRS的其他组类似,“建模和模拟”一章覆盖的领域范围很广,从设备模拟到工艺、器件、互连、电路和封装等。在2009版的“建模和模拟”一章,包含7节,处理了建模的不同层次的内容:设备/特征级的建模、光刻建模、前端工艺建模、器件建模、互连和集成的无源元件的建模、电路建模和封装模拟。尽管这些节的范围与2007版相比并无变化,需求却基于工业界和建模和模拟行业的最新发展有了大的演进。
　　 在2007年的ITRS中,有三个课题横跨这7个领域,即:材料建模,用于设计、制造和成品率的TCAD,以及数值方法。2009年的ITRS进行了扩展,包括工具的互操作性,它是工业界和研发界高效使用模拟的一个重要需求。第二个课题在范围上有所演化,成为新的一节:设计健壮性、制造和成品率的建模。此外,由于可靠性问题在建模和模拟的各个层次都变得更加重要,器件、电路和封装层次的可靠性问题部分地基于制造工艺及其变化,在2009年的“建模和模拟”一章中加入了“可靠性建模”一节。
　　 新的建模能力的开发需要长期的研究和越来越多的跨学科研究,可能最适于在学术或实验室环境下进行。因此,要想在建模和模拟方面取得成功,必须要在大学和独立研究所之间进行大量的研究活动,并和工业界进行密切的合作。
　　 由于基础的研发工作通常需要大量的开发时间,因此,有足够多的研究基金能够及时地应对工业界未来的重要需求,是非常重要的。当前,由于这类研究基金的缺乏,上述的技术挑战变得愈发困难。例如,2005年和2007年ITRS中列出的几条建模和模拟需求,由于没有足够的研发基金的资助,在2009年被推迟了。
　　
　　 困难和挑战(表ITWG15)
　　
　　5路线图技术特征总表
　　 5.1 背景
　　 路线图技术特征总表(Overall Roadmap Technology Characteristics,OTRC)是在制定路线图的过程中最先完成的部分并作为基础来指导国际技术工作组开展工作,完成他们各自章节的详细内容。这些表格同时也是在规划更新的过程中协调各工作组工作的重要手段,这主要是通过突出对比各个参数表不一致的地方来实现的。修订这些技术特征总表的过程需要不断加强工作组间和国际合作,最终对发展趋势的基本模型建立共识,最终对目标值达成一致意见。显然,这需要反复努力和审核才能实现。
　　 路线图技术特征总表(ORTC)中的指标数值在各技术工作组所负责的每一章中得到更详细的阐述。本节的内容是希望强调半导体工业目前的飞速发展步伐。它标志着从2008年开始的版本更新和重新修订工作的已经完成。此外,在附录中还提供了2009年最新更新的路线图技术特征总表的术语表。
　　 如上所述,路线图技术特征总表提供了关键半导体指标数据的全面总结。请注意,除非特别声明,否则起始年份一律指的是该产品产量由一个制造商,使用“生产性工具”第一次超过每月几千件的年份(这个标准和以前的路线图是一致的)。此外,需要有第二个公司在三个月内也开始生产(见图2a)。为了满足这一定义,对于ASIC生产来说,可以是许多不同的产品在同一生产设施中加工的累计产量。
　　 尽管我们在本章的“概述”一节中已经提到,但是仍然还需要重申:在业界还会有一些公司,在他们公开发表的材料中使用“节点”一词来描述他们的技术进展和时间表,而这些描述可能会和路线图的定义和特定的目标并不一致,因此,会产生混淆。
　　 在2003年版的路线图编纂过程中,曾经试图做出折衷,在2003年,由逻辑电路制造商的“90 nm”工艺作为参考技术“节点”。由于实际器件接触的金属1(M1)半节距都认为是110-120 nm,因此,在路线图中,基于DRAM交错接触M1半节距的表头目标会产生混淆。经过与先进的制造商磋商以后,认为:有些发表的材料则是用“索引的”技术节点路线图来表示平均半节距(用于描述密度)和印制栅长(用于速度性能)。有些公司则是用某个产品功能翻倍(例如逻辑门数或存储器比特数翻倍)作为“节点”发展的量度方法。这种衡量技术进步的方法使得“节点”关系变得愈发复杂,这是因为密度的改善可以通过设计方面的提高和线性光刻特征尺寸的减小来实现。
　　 由于技术“节点”也应用于闪存产品的参考,而且2005年版和2007年版的路线图中闪存技术得到了进一步的重视,因此,造成了更多的混淆。例如,闪存产品的单元密度由非接触多晶硅互连半节距来定义,而不是像DRAM、MPU和ASIC产品中那样由金属1(M1)半节距来推动密度的发展。而且,闪存单元设计者已经确定了非常激进的闪存单元面积因子(见术语表)的改善速度,以便能够快速地降低成本并满足快速提升的非易失性存储器(non-volatile memory,NVM)存储的要求。
　　 国际路线图委员会(IRC)已经决定,在2007年版路线图中,将ITRS路线图和各个公司发表的材料之间的混淆降低到最小程度。为此,可以采取的最佳方法是,将根据产品(DRAM、MPU/ASIC和闪存)对不同技术趋势推动因素的跟踪区分开来。正如前文所述,MPU/ASIC和DRAM产品半节距现在已经通过一个共同的参考指标来定义,即M1交错接触半节距,而闪存NVM产品则是根据非接触多晶密集平行线作为参考(参见图1)。各个国际技术工作组表格将使用最能够代表该技术发展趋势推动因素的指标作为表头。
　　 由于新版路线图强调对不同产品趋势的分别跟踪,没有使用通用的产品技术表头,仅仅使用了参考技术的生产年份。在2007年版的路线图中,强调了技术趋势和功能性指标(晶体管、比特、逻辑门等)或与各个产品组(DRAM、闪存、MPU和ASIC)相关的特征(速度、功耗)性能。如果有公司的希望以路线图为参考,那么,从现在开始,必须要以特定产品的技术趋势线作为参考,这些都在路线图的“综述”一章和“术语表”中进行了定义。
　　 不同的产品技术趋势将继续被监控,最新的技术工作组调查显示,DRAM的历史发展趋势将会接近于2平均2.5年/周期的发展趋势(周期的定义为:每两个周期尺寸降一半),因此,2009年DRAM M1半节距目标和2008年ITRS更新版的ORTC表相比保持不变。建模和计算得到的预测趋势可能和实际调查的结果有一些不同,然而,所有的目标和影响“严峻的挑战”及“可能的研发解决方案”的时间表,将会和最新的调研结果相一致。
　　 在最近的闪存技术调查中,整体光刻分辨率现在看起来受到最先进技术的推动,闪存产品已经领导特征尺寸的发展趋势。例如,像下面补充详述的那样,快闪存储器的非接触多晶硅半节距预期将在2010年进一步超越DRAM交错M1半节距达3年。闪存非接触多晶硅半节距领先于DRAM交错接触M1半节距2年时,从光刻工艺的困难程度来讲,它是和领先于DRAM交错接触的M1半节距等效的,因此,这个新增的时间领先就会导致闪存技术推动领先光刻技术的发展。有关“生产年份”的时间定义方面的细节,请参考“术语表”。
　　 2009年路线图表格中的技术趋势目标,已经从2009年开始逐年列写,直至2024年,跨度达15年之久。然而,根据以前的国际路线图工作组确立的指导方针,2009年路线图保持了对技术趋势周期的定义,这个周期的时间就是达成工艺技术重大进步所需的时间。更清楚地说,技术趋势周期时间继续被定义为每周期实现大约0.71倍的缩小(即每两周期实现0.50倍的缩小)所需的时间。请参考图6和图7。
　　 注意,从2009年的路线图技术特征总表的表1和表2就可以看到,技术周期的时间可能对不同的产品来说是不同的。例如,在2009年的路线图中仍然预期,DRAM交错接触半节距M1仍然以2年半一个周期平均降低0.71倍(每5年0.5倍)的速度发展,直到2010年/45 nm)。在2010年以后,DRAM M1的趋势预计将每3年缩小0.71倍,直至2024年的9 nm目标。这样,每年的缩小倍数即为0.8909倍/年,这个数值可以用于计算中期的每年趋势目标(例如:2011年/40 nm,2020年/14 nm)。
　　 考虑了可用的PIDS工业调研数据和国际技术工作组及路线图委员会的输入以后,我们对新的闪存产品技术发展时间模型达成了一致,即,基于非接触多晶硅半节距定义。闪存非接触多晶硅半节距在2000年/180 nm时被设定为两年的技术周期,并扩展至2010年/32 nm。光刻工作组继续使用闪存非接触多晶硅半节距推动着工艺设备的发展以实现这个目标,在2010年,预测在数值上“领先”于DRAM交错接触M1半节距3年。在2010年/32 nm以后,闪存非接触多晶硅半节距将变为每三年一个周期,仍然是领先DRAM发展趋势3年,直至2024年/ 6 nm。
　　 为了反映2009年ITRS设计技术工作组的最新数据和模型更新,对MPU(以及高性能ASIC)产品技术趋势线时间表进行了更新(像DRAM那样,是基于相同的交叉接触M1半节距定义)。在路线图技术工作组和路线图委员会对历史数据进行分析并达成共识之后,MPU M1半节距现在已经比DRAM趋势落后一年;然而,MPU/高性能ASIC现在设置为2年一个技术周期(每4年尺寸减半),直至2013年/27 nm。在2010年/45 nm时,MPU/高性能ASIC M1目标将跨越DRAM M1周期时间轴,直到2013年/27 nm时回到3年的技术周期,直至路线图末期的2024年。
　　MPU(以及高性能ASIC)最终物理栅长目标在2008年更新中进行了重大修改,并且在2009年的ITRS中再次进行了修改。这个目标从2003年版路线图开始一直未发生变化,均为每2年一个周期(每4年0.5倍,即每年0.8409倍),直至2003年/45 nm。从该点以后,至新的2009年/29 nm目标,趋势是要跟踪由前端工艺和PIDS技术工作组提供的实际数据值。从2009年/29 nm数据点开始,模型开始跟踪PIDS调查数据,通过使用3.8年周期(即每7.6年降低一半,或每年降低0.9128倍),直至路线图的末期,即2024年/7.4 nm。光刻和前端工艺国际技术工作组对最终的物理栅长尺寸(包括刻蚀掉的尺寸)和印制栅长目标的比值,达成了共识。
　　 低运行功耗ASIC栅长目标根据新的PIDS调查数据制定(通过移动它们相对于MPU印制栅长和物理栅长的引入时间),在2008年ITRS更新中加入了新的低待机功耗物理栅长线,并在2009年ORTC表中进行了更新。
　　
　　 5.2 路线图时间轴
　　2009年版的路线图保持了15年的预测时间框架:从2009年作为其时参考点,一直到2024年。未来DRAM产品的技术步伐的时间趋势,在过去的路线图中,由先进的交错接触M1半节距来代表,并且预计在2010年/45 nm以后,会回到三年一个周期的速度上来(即每三年特征尺寸减小到0.71倍),这和2008年更新版的预测是一致的。由PIDS技术工作组2008年的更新中指出,90 nm DRAM半节距技术代从2005年开始加速量产,具体时间由客户产品的质量认证完成时间决定,这早在2003版ITRS中,就对DRAM产品的“生产”做出了清晰的定义。
　　 基于PIDS技术工作组的调研,2008年ITRS的表ORTC-1 DRAM产品M1半节距趋势目标和工业界观察到的历史上2.5年的技术周期相符(由180 nm/2000年、90 nm/2005年和预测中的2010年45 nm计算得来)。由DRAM制造商提供的数据显示,DRAM交叉接触的M1半节距从2007年的45 nm至2024年的9 nm期间,回复到3年的技术周期(0.71倍/周期),如图8a所示。
　　如上所述,DRAM互连半节距将不再用作最先进的半导体制造技术最具代表性的特征并被用来定义技术周期(特征尺寸的0.71倍的缩小)。事实上,闪存非接触多晶硅半节距特征将继续它每2年一个技术周期的发展步伐直至2010年/32 nm,已经领先于DRAM M1的特征尺寸达3年,现在,光刻技术工作组已经认定它成为先进工艺制造技术的最重要的驱动力。类似地,如上文所述,落后的MPU、ASIC M1交错接触的M1互连半节距以更快的2年周期的步伐发展,并预期将在2010年/45 nm的水平上超越赶上DRAM半节距,并保持2年/周期的发展速度直至2013年/27 nm。2005年版路线图的关注重点是是面向产品的,所有产品技术的发展趋势都将被监控,任何产品趋势都有可能加速发展趋势,并推动工业界的研发和设备材料供应商对先进技术的开发。如图8a和图8b所示。
　　 舍零取整的趋势数值
　　使用180 nm作为DRAM产品半节距在2000年的趋势计算标准,2009年国际半导体技术发展路线图的“舍零取整”办法,修正了过去沿用的各技术节点标志性数值。实际计算的数学趋势数据(用于路线图技术特征总表和技术工作组技术需求表的模型计算)是每两个周期数值缩小50%,由此得出的新的从1995年350纳米开始的舍零取整的节点目标数据如表C所示。
　　注意新的“舍零取整”的修正在工业界进入新的纳米技术时代(亚100 nm)的两位数的技术周期时变得更为重要。请注意,在有些地区,为了出版上的连贯性,可能还在继续沿用过去的从100 nm/2004年开始的技术代数据。从2004年的100 nm技术开始计算,将导致里程碑位置比当前的2009版ITRS的术语早一年(例如:70 nm/2006年,50 nm/2009年,36 nm/2012年,25 nm/2015年等)。国际路线图委员会一致同意,两种计算方法在远期趋势计算中都保留下来供使用,即2001年路线图的远期数据予以保留(2010年/45 nm;2013年/32 nm;2016年/22 nm),同时逐年增加新的数据(2012年/36 nm;2015年/25 nm;2018年/18 nm;2021 年/13 nm)。2008年的ITRS更新中,在表ORTC-1的技术趋势线中,在2016年以后增加了小数点后一位的数字,以提高舍入精度。
　　
　　 5.3 路线图技术特征总表的更新
　　 MPU/ASIC M1半节距作为交叉接触的半节距继续定义为交叉接触的半节距,这和DRAM相同。DRAM的发展趋势与2008年的ITRS更新是相同的,然而,已经落后的MPU、ASIC M1交错接触的M1互连半节距以更快的2年周期的步伐发展,并预期将在2010年/45 nm的水平上超越赶上DRAM半节距,并保持2年/周期的发展速度直至2013年/27 nm,然后会回到3年/周期的发展速度。闪存产品的半节距继续定义为非接触的多晶硅半节距,并且在2008年ITRS的基础上进行了修改,它将继续它每2年一个技术周期的发展步伐直至2010年/32 nm,然后回到3年的技术周期上,直至2024年。参见图8a和图8b。
　　 由于“等效的按比例缩小”工艺改善(铜和低κ互连、形变硅、高κ/金属栅等)的折中,作为性能和功耗管理的替代技术(见图8c),印制的MPU和物理栅长趋势在2008年和2009年ITRS ORTC中进行了重大的修订。如上所述,物理栅长趋势和历史上的观察数据取得一致,并从2009/32 nm至2024/7.5 nm之间,技术周期放慢至3.8年。印制栅长在2011年开始了延迟的三年技术周期,并且继续延续到2024年,并且和物理栅长的比例关系有所缩小,直至2024年的7.9 nm,仅比那时的预期最终物理栅长大一点。参见图8b。
　　 路线图技术特征总表中的指标经常被半导体公司用来作为一整套需要被提前实现的目标以便在工业界形成领导地位。这样,高度竞争性的半导体工业环境使得路线图技术特征总表以及整个路线图中的很多内容因为过时而需要被不断更新。希望我们每年的更新版本将能够有效地跟踪国际半导体技术的最新发展方向和发展水平以保持路线图对工业界的有效指导。
　　 例如,实际的数据和会议的论文,来自公司的全面评述和公开发布的消息,以及在某些特定产品技术趋势中“技术周期继续保持为两年的可能性等问题”,将在2010年路线图的更新过程中予以重新评估。如上所述,为了反映技术周期的不断变化并且更好地监控路线图的未来变动情况,我们将继续沿用以前的做法,对近期(从2009年至2016年,以1年作为间隔)和远期(2017年至2024年,也以1年作为间隔)的技术需求内容进行预测和讨论。从图8a和图8b中可以看到,2009年ITRS的远期年份将和特别具有挑战意义的亚16 nm技术代的时间表相吻合。