[静电放电人体模型测试标准ＥＩＡ／ＪＥＤＥＣ中的问题研究] 静电放电人体模型hbm

　　摘要：通过具体的实例说明目前的静电放电（Electrostatic Discharge，ESD）人体模型测试标准EIA/JEDEC尚存在一些需要完善的问题。目前的标准EIA/JEDEC中缺少对起始测试电压的规定，导致有些测试直接从千伏（kV）量级的高压开始进行，造成一些设计不良的ESD防护器件在低压发生失效的状况可能被漏检的后果。本文研究对象为一个漏端带N阱镇流电阻（Nwell-ballast）的GGNMOS（Gate-Grounded NMOS）型ESD防护结构。用Zapmaster对它做人体模型（Human Body Model，HBM）测试，发现从1Kv起测时，能够通过8Kv的高压测试；而从50V起测时，却无法通过350V。TLP测试分析的结果显示此现象确实存在。本文详细剖析了该现象产生的机理，并采用OBIRCH失效分析技术对其进行了佐证。因该问题具有潜在的普遍性，因此提出了对目前业界广泛采用的EIA/JEDEC测试标准进行补充完善的建议。
　　关键词：静电放电；人体模型；EIA/JEDEC测试标准
　　
　　A Case Study of Problems in EIA/JEDEC HBM ESD Test Standard
　　
　　HAN Yan, HUO Ming-xu, SONG Bo
　　（ZJU-UCF Joint ESD Lab, Department of Information Science
　　and Electronics Engineering, Zhejiang University, Hangzhou 310027,China）
　　
　　Abstract: There is a current need for modification of EIA/JEDEC Human-Body Model （HBM） Electrostatic Discharge （ESD） test standard, which does not define start and step test voltages. Some measurements start at several kilo-volts, which ignore that ESD protection devices might fail under low voltage stresses. A Gate-Grounded NMOS （GGNMOS） structure with an Nwell-ballast resistor connecting its drain and PAD is investigated for HBM ESD sustaining levels in this paper. When tested with a Zapmaster starting from 1 kilo-volts, the withstand voltage exceeds 8 kilo-volts, whereas the structure failed at 350 volts when the test initiates from 50 volts. The test results from a Transmission-Line Pulsing （TLP） system validate the phenomenon. The reason for the failure is also studied and confirmed with OBIRCH Failure Analysis （FA） results. To address this general issue, a suggestion for improving the present EIA/JEDEC HBM ESD test standard for industry applications is made.
　　Key Words: Electrostatic Discharge, Human Body Model, EIA/JEDEC Test Standard
　　
　　1引言
　　
　　 随着微电子技术的发展和集成电路（Integrated Circuit, IC）工艺的进步，ESD引起的集成电路器件失效的几率越来越大，其防护设计引发业界的高度重视[1-3]。进行ESD研究最广泛使用的是人体模型（Human Body Model, HBM），其测试标准目前有美国军标MIL-STD-883F Method 3015.7[4]、美国静电协会的ESDA STM5.1-2007[5]、电子工业协会的JEDEC EIA/JESD22-A114-D[6]和汽车电子协会的AEC-Q100-002-D[7]等几个基本等价的标准。在这些标准中JEDEC标准在业界被广泛应用。在JEDEC标准中规定了每个ESD电压下对于不同管脚的测试组合、测试极性、重复次数以及重复测试间隔时间等，然而却没有规定起始测试电压和测试电压步长增量。对于同样是4kV的测试，有的会从1kV开始，增量500V，有的从2kV开始，有的甚至就直接测试4kV看能否通过。这样就会存在一个漏洞，即存在失效窗口[8]的不良防护设计可能因无法检测出来而蒙混过关。而在STM5.1标准中给出了简单的建议来克服这种失效窗口问题；在AEC标准中也有对起始电压和步进电压的建议。但在目前国内业界广泛采用的EIA/JEDEC标准中，却还没有这方面的条文规定。
　　 失效窗口问题在以往的一些文献中曾被多次讨论：在文献[8]中，输入端的ESD保护电路通过了高量级电压和低量级电压的测试，却在中等量级电压的测试中失效。这样就产生了一个失效窗口。Duvvury et. al.在设计一种两级保护电路时也碰到失效窗口的问题：采用一个横向晶闸管（Silicon ControlledRectifier，SCR）与用电阻相连的GGNMOS作为输入端的保护电路，如果两级保护电路没有适当的优化将会在ESD从低电压递增到高电压过程中产生失效窗口[9]；还有其它情况，也会造成失效窗口的存在。比如在回滞器件的多叉指设计中，由于各叉指的不均匀开启可能会造成失效窗口[10]；又比如在某些工艺下由于ESD造成的软击穿也是造成失效窗口的一个原因[11]。不同的失效标准会影响失效窗口的大小，失效窗口的存在肯定会影响到产品的鲁棒性和寿命。因此，ESD测试标准应该要能够检测出产品中潜在的失效窗口问题。
　　 目前业界可以接受的基本HBM静电级别为2kV，而更安全的级别是4kV。本文研究对象是带有N阱镇流电阻（Nwell Ballast）的栅接地NMOS（Gate-Grounded NMOS, GGNMOS）防护结构，作为全芯片的I/O保护和VDD-VSS保护，以期达到HBM 4kV的防护能力。通过这个实例分析所采用的测试标准EIA/JEDEC存在的问题。
　　
　　2基于N阱镇流电阻GGNMOS的ESD防护结构
　　
　　图1
　　 本文研究的带漏极N阱镇流电阻Rw的GGNMOS电路图和版图分别如图1和图2所示。GGNMOS防护结构采用多叉指结构，引入N阱镇流电阻的目的是增加多叉指的开启均匀性以提高防护能力。版图采用0.35μmCMOS工艺。一个NMOS电容作为被防护对象，或称栅监视器（gate-monitor）。该工艺的栅电极静态击穿电压为24V。
　　
　　3HBM和TLP测试结果
　　
　　 采用的HBM测试系统仪型号为KEYTEK ZAPMASTER7/4，测试标准为JEDEC EIA/JESD22 -A114E。失效标准定义为当被打击管脚之间在12V直流电压下直流通路电流达到或超过1μA。
　　
　　图2
　　采用高起始电压、大步进测试时，起始电压设为1kV，步进电压设为500V，测试终止电压设为8kV。采用低起始电压、小步进测试时，起始电压设为50V，步进电压设为50V，测试终止电压设为1kV。测试结果见表1。从表1结果看，在不同起始电压下的测试，得到两个截然不同的结果。在1kV的高起始电压下测试，器件在8kV下仍能通过，似乎设计很成功。然而在50V低起始电压条件下测试，却得到350V失效的结果。
　　
　　表1
　　
　　表2
　　对此现象，我们用Barth 4002 TLP（Transmission Line Pulsing）[12]ESD专用测试设备对该结构进行了I-V曲线分析。TLP测试采用的上升时间为10ns，脉宽为100ns。测试原理是在每个TLP脉冲打击后用1.1*VDD的直流电压加在防护结构上进行漏电流大小的测试。失效标准为漏电达到1μA。在高低两种不同起始电压下进行TLP测试的结果见表2，其中等效失效电压换算公式为VESD=1.5k*It2+Vt2[13]，I-V曲线见图3和图4。表2显示与表1相似的结果。从高电压（换算对应TLP 25V的输出）开始测试，器件失效电压很高，达11kV以上；而从低电压（TLP 0V输出）开始测试，器件在几百伏的电压下就发生了失效。
　　
　　4失效机理分析及OBIRCH的
　　失效分析验证
　　
　　上述ESD防护结构出现防护漏洞或称失效窗口的原因，我们分析认为是由于镇流电阻阻值设计不当引起的。N阱镇流电阻在增加GGNMOS各叉指导通均匀性的同时也增加了防护器件的触发开启电压Vt1。若N阱阻值设计过大使Vt1过高，甚至高于被保护器件的栅氧击穿电压，则会导致在防护结构还未被开启之前，被保护电路因栅氧击穿而造成失效。
　　
　　图3
　　
　　图4
　　
　　图5
　　 当测试从低电压开始进行时，由于开启电压Vt1设计得过高，防护结构未能打开，内部被防护结构先被击穿。从图4看，被测器件（DUT）上的击穿电压（即横坐标值）为36V，刚好为栅极静态击穿电压24V的1.5倍（在ESD脉冲状态下栅氧的击穿电压要大于静态击穿电压，一般认为有1.5倍的关系[14]）。而当测试从高电压开始时，由于高电压能使防护器件触发开启，对被保护电路起到了防护作用，所以内部器件（本案中为NMOS电容）不会击穿。这时如果防护器件本身（GGNMOS）也有很强的鲁棒性，则整个电路就能通过很高防护级别的测试。
　　 为了印证该分析，我们切除了被保护管即NMOS电容，以去除它的过早击穿对整个测试进程的影响，单对防护结构本身做了TLP测试。测试结果显示该防护结构的触发电压Vt1高达39V（见图5），确实高于被保护器件NMOS监视器栅氧的动态击穿电压36V。从更详细的测试数据可知，DUT上的39V电压对应TLP的22.5V输出脉冲电压。
　　 为了使分析更具说服力，我们还做了OBIRCH（Optical Beam Induced Resistor Change）失效分析。OBIRCH即光束感应电阻变化技术，是利用激光束在器件表面扫描，激光束的能量转化为热量，如果互连线中存在缺陷或者空洞，这些区域附近的热量传导不同于其他材料完整的区域，这将引起局部温度变化，从而引起电阻值改变ΔR。将热引起的电阻变化和电流变化联系起来，将电流变化的大小与所成像的像素亮度对应，像素的位置和激光扫描到的位置相对应。这样就可以利用OBIRCH成像进行失效定位了。
　　
　　图6
　　
　　图7
　　低起始电压测试后芯片的OBIRCH失效分析照片如图6所示。图中上面失效点处为串联电阻Rs的金属连线部位，下面失效点处为被保护的NMOS栅电容。从图中可见防护器件GGNMOS本身没有失效。高起始电压测试后芯片的OBIRCH失效分析照片如图7所示，失效发生在带N阱镇流电阻的多叉指GGNMOS防护结构本身，被保护的NMOS栅电容没有损坏。失效分析结果印证了HBM测试以及TLP测试的结果。
　　 经过以上理论分析和失效分析验证，我们知道触发电压Vt1设计过高带来防护功能失效这一问题，应该引起ESD设计人员的充分注意。就本文所举具体防护实例而言，为了进一步证明Vt1过高是镇流电阻过大引起的，我们将Rw阻值减半再进行了对比实验。减半后的TLP测试结果如图8所示，Vt1明显减小，从39V变为24V，小于36V的MOS管栅动态击穿电压。这样就能够有效保护其后的被保护管栅极不被击穿。从图8可以推算出此时的防护电压级别为3.9Kv左右，防护功能正常。
　　
　　5讨论及对HBM测试标准的改进建议
　　
　　图8
　　集成电路产品需要进行ESD HBM耐压级别的测试，但一些ESD防护结构的设计存在失效窗口。而目前的测试标准EIA/JEDEC未规定测试的起始电压和步进增量，这样的漏洞会导致一些不良设计同样会通过测试的检验，对产品的日后使用造成潜在的ESD失效威胁。从本文的分析可见，HBM的测试应该从比较低的电压开始，而步长增量也不应太大，增量过大同样会造成跳过失效窗口埋下隐患的潜在危险。然而为了尽可能的节省测试时间或测试成本，可以采用比如在低起点时用较小步长增量，而到达较高电平后再改用较大步长增量的方法等等（即像其它标准中已有规定的一样）。总之，产业界和学术界对这一问题应有所重视，在今后的测试标准修订中应加入对测试起点、测试增量的规定。
　　
　　参考文献
　　[1] Liou, J.J, Salcedo, J.A, Liu, Z.W. Robust ESD Protection Solutions in CMOS/BiCMOS Technologies .Proc. Int Workshop on Electron Devices and Semiconductor Technology, 2007, :p.41-45 .
　　[2] CUI Qiang, HAN Yan, DONG Shu-rong, LIOU Juin-jie. A robust polysilicon-assisted SCR in ESD protection application. Journal of Zhejiang University （Science A）, 2007 8（12）:1879-1883
　　[3] WANG A Z, FENG H G, GONG K, et al. On-chip ESD protection design for integrated circuits: an overview for IC designers. Microelectronics Journal, 32（9）, 2001.
　　[4] MIL-STD 2883C method 3015. 7, military standard test methods and procedures for microelectronics [S]. Dept of Defense, Washington, USA, 1989.
　　[5] ANSI/ESD STM5.1-2007, ESD Association Standard Test Method for Electrostatic Discharge Sensitivity Testing �Human Body Model （HBM） Component Level[S]. Electrostatic Discharge Association, NY 13440, 2007.
　　[6] JEDEC Solid State Technology Association, JESD22-A114E, Electrostatic Discharge （ESD） Sensitivity Testing Human Body Model （HBM） Electrostatic Discharge （ESD） Sensitivity Testing,JEDEC Solid State Technology Association 2500 Wilson Boulevard ,January 2007.
　　[7] AEC Human Body Model （HBM） Electrostatic Discharge Test, Automotive Electronics Council, July 2003
　　[8] Duvvury, C.Rountree, R.N.Adams, O.Internal Chip ESD Phenomena Beyond the Protection Circuit, IEEE transactions on electron devices 35:1212, 2133-2139, 1988
　　[9] C. Duvvury, T. Taylor, J. Lindgren, J. Morris, and S. Kumar, Input protection design for overall chip reliability,in 1989 EOS JESD Symp. Proc., EOS-I 1, p. 190.
　　[10]Iyer, N.M. Vassilev, V. Thijs, S. Groeseneken, G. , Modeling and Simulation for ESD protection circuit design and optimization, Semiconductor Electronics, 2004. ICSE 2004. IEEE International Conference on pp. 7, 7-9 Dec. 2004
　　[11]Joachim C. Reiner, Thomas Keller, Hans Jaggi, Silvio Mira, Impact of ESD-induced soft drain junction damage on CMOS product lifetime, Microelectronics Reliability, Vol. 40, Issues 8-10, Reliability of Electron Devices, Failure Physics and Analysis, August-October 2000, Pages 1619-1628
　　[12]Maloney T, Khurana N. Transmission line pulsing techniques for circuit modeling of ESD phenomena. In: EOS/ESD symposium proceedings, 1985: 49 - 54.
　　[13]J. Barth, K. Verhaege, L. Henry, and J. Richner, “TLP calibration, correlation, standards and new techniques,” IEEE Trans. Electron. Packag. Manuf., vol. 24, no. 2, pp. 99-108, Apr. 2001.
　　[14]Ille, A., Stadler, W., Pompl, T., et. al., Reliability aspects of gate oxide under ESD pulse stress, EOS/ESD Symposium, 2007, pp.6A.1-1-6A.1-10, 16-21 Sept. 2007
　　
　　作者简介
　　韩雁，浙江大学微电子与光电子研究所副所长、教授、博导，研究方向为集成电路设计相关领域。