基于开源IP核的视频解码SoC平台研究 机器人研究开源平台

　　摘要:文章设计了一款基于开源IP核的SoC视频解码平台,该平台中使用的IP均经过了CQIP系统的严格评测,并在Xilinx公司的FPGA上进行了验证,实验结果证明该系统具有良好的实时性和较低的功耗,非常适合于便携式设备。
　　关键字:视频解码器;CQIP;开源IP核;FPGA
　　
　　Study On the video decoder platform based on open source IP cores
　　
　　Abstract: The design shows a video decoder SoC platform, which based on open source IP cores. The IP cores used in the platform undergo a rigorous evaluation of the CQIP system and have been implemented through FPGA. The experimental results show that the system has good real time response and low power consumption, very suitable for portable devices.
　　Keywords: Video decoder; CQIP; Open-source IP; FPGA
　　
　　1引言
　　
　　IP核的有效复用是SoC成功设计及迅速上市的关键,2002年,信息产业部成立了“集成电路IP核标准工作组”,结合产业实际,汲取国际先进的IP核标准制定的工作经验,形成了具有自主产权的,与国际IP核标准兼容的IP核标准体系。为了有效的对这些标准进行推广,CSIP组织了首届“中国开源IP核标准化设计竞赛”。本系统中使用的一些关键的IP就来自IP核大赛中的获奖作品,本系统中用到的所有IP均通过了国家集成电路IP核评测认证系统(CQIP)的严格评测,并最终在Xilinx公司的FPGA上成功实现,实验结果表明该系统能够在CIF分辨率下以30fps/s的速度实现H.264 baseline 码流的实时解码。
　　
　　2国家集成电路IP核
　　评测认证系统(CQIP)
　　
　　开源资源质量的不确定性是企业使用开源IP的最大问题之一,只有经过一系列完善的验证才能打消使用者的顾虑。CSIP作为国家IP核标准的制定和IP核应用推广单位,将从开源IP核资源中,选择对我国设计企业具有共性技术价值的IP核资源,进行评测、质量优化和标准化,将优化后的开源IP核入国家IP核库,通过关键IP的应用推广工作,为我国中小企业提供低成本高性能的SoC参考平台解决方案。
　　CQIP是国家集成电路IP核评测认证系统(China Silicon IP Core Evaluation & Qualification System)的简称,具体包括IP核标准符合性评测和IP核指标评测。IP核标准符合性评测,依据国家IP核质量标准,完成对IP核的代码、文档、脚本等交付项的检查和评估,进而从形式上对IP核的可复用性做出评价。IP核指标评测主要通过EDA工具软件仿真以及IP核流片后的应用测试, 针对IP核的功能和性能指标进行测试,做出客观功能和性能评测报告。IP核标准符合性评测和IP核指标评测的关系是互为补充,相辅相成,是IP核质量评测的统一体。
　　通过对开源IP核进行标准符合性评测,将有一定基础的开源IP核进一步的标准化和质量优化,同时搭建SoC参考平台,实现系统级应用。标准化后的H.264解码器IP就包括了如下的文档及相关交付项,极大地增强了IP的复用性。
　　(1)nova IP交付项目清单
　　(2)nova IP简介
　　(3)nova IP功能规范
　　(4)nova IP应用手册
　　(5)nova IP 功能验证文档
　　客观评测工具则使用一整套评估脚本通过调用相应的EDA工具对IP进行代码风格检查、功能仿真、可综合性测试、功耗分析,然后给出评测报告。
　　通过CQIP系统的主客观检查表明该IP具有很好的可重用性和可实现性。
　　
　　3视频解码模块
　　
　　本IP核基于IP核设计大赛中的优秀作品,原型是开源的nova核,修改了其中不适于FPGA实现的gate clock 逻辑,分辨率也由QCIF优化到CIF,并且添加了总线接口模块和YUV2RGB颜色空间转换的模块,其内部结构如图1所示。
　　 该模块内部有两块数据缓冲区,其中BitStream Buffer负责存储CPU或DMA写入的H.264码流,Frame Buffer负责存储已解码完成的视频帧,当BitStream Buffer中剩余的码流少于容量的一半或者有新的一帧图像解码完成时便会向CPU发出中断。
　　由于H.264 Decoder解码后的数据为YUV格式而LCD Controller需要的是RGB格式的数据所以还需要YUV2RGB Converter对数据进行转换。而Bus Interface 模块则负责H.264码流的写入和已解码视频数据的读出。
　　对H.264 Decoder模块中gate clock的处理:
　　为了满足嵌入式设备对于低功耗的需求,在ASIC设计中通常会使用gate clock来关闭某些触发器的时钟输入,如图2所示。但是由于FPGA时钟布线资源非常有限,所以不适合于实现此类设计。为了适于FPGA实现,我们可以把此类设计修改为图3所示的逻辑。
　　
　　4SoC系统架构
　　
　　本SoC系统中包括的IP核有:Microblaze、 PLB bus、DDR2 ram、Uart、LCD Controller、H.264解码器模块、DMA Controller。其中微处理器Microblaze负责解码流程的总体控制和中断处理,DDR2 ram中存储未解码的H.264码流和已解码的视频帧数据,Uart提供了人机交互接口,LCD控制器则负责显示已解码的视频帧,DMA控制器负责从解码器中读取视频数据并存放到DDR2 ram中的视频缓冲区。
　　系统的结构如图4所示。其中PLB总线为高速总线,系统主要的数据交换都在PLB总线上完成。OPB总线则负责同速度较慢的外设进行交互。
　　
　　5硬件和软件平台
　　
　　最终对完整的SoC视频解码平台在xilinx公司的XUPV5-LX110T开发板进行了验证。XUPV5-LX110T 开发板主要包括资源如表1所示。
　　Xilinx公司的Platform Studio是一款专门用于在FPGA上快速创建SoC系统的集成开发软件,该软件基于图形化的配置界面,可以非常方便的添加、删除以及导入自有的IP,还包括了基于 Eclipse 的软件开发和调试环境。
　　
　　6系统解码流程
　　
　　整个解码流程均在Microblaze处理器的控制下进行,首先向解码器中写入H.264码流并启动解码器,每当一帧数据解码完成便通过DMA将数据导入视频缓冲区,此过程一直进行直至解码完成。
　　详细流程如图5所示。
　　
　　7测试结果及结论
　　
　　图6是FPGA实际的测试的结果,结果表明本SoC系统能够在CIF分辨率下以30fps/s的速度实现H.264 baseline 码流的实时解码。实践证明:对于开源IP核,通过CQIP的标准符合性评测,可以完成对IP核的代码、文档、脚本等交付项的检查和评估,进而从形式上对IP核的可复用性做出评价。通过评估结果,将开源IP核进一步的标准化和质量优化,并将开源IP核应用到实际SoC架构中,可以满足系统需求。
　　
　　参考文献
　　[1] CQIP2.0主观评测用户使用手册
　　[2] CQIP2.0客观评测用户使用手册
　　[3] IBM Company. CoreConnect Bus Architecture. 2002.
　　https://www-3.省略/chips/techlib/techlib.nsf/productfamilies/CoreConnect Bus Architecture.