【透过专利看微处理器的技术发展（四）】 微处理器包括

　　摘要：本文在调研大量专利文献的基础上，通过跟踪具体专利对微处理器的多核技术进行了深入分析。确定了多核关键技术的发展历程，揭示了不同时期技术要素的特征，以及技术要素的变化，为新产品开发提供线索。特别以多核的两大关键技术（维持Cache一致性和核间通信技术）为例，具体阐述了同一技术的技术演进过程；同时结合中国多核技术的发展现状，预测了多核的发展趋势。
　　关键词：多核处理器；单芯片多处理器；专利文献；技术演进
　　
　　Technology Development of Microprocessor from Patent （Ⅳ）
　　 ――The Analysis of the Evolution of Multi-core Technology
　　in the Patents in China
　　
　　ZHANG Rao1，2, WU Xiao-dao1, XIE Xue-jun1
　　（1 Ministry of Industry and Information Technology Software
　　and Integrated Circuit Promotion Center, Beijing 100038, China；
　　2 Beijing University of Posts and Telecommunications School
　　of information and communication engineering, Beijing 100876, China）
　　
　　Abstract: The paper makes a deep analysis on the multi-core technology of micro-processor through tracing some specific patents based on the search of a large number of patents. Then it presents the development of the key multi-core techniques, reveals the characters of the technical elements in different phases, and provides a clue for the exploitation of new products. At last it discusses the development of the same technology specifically on studying the case of two key techniques （maintaining the coherence of Cache and the inter-core communication）; meanwhile it presents the prospect of the multi-core technology regarding the status of the technique in China.
　　Keywords: Multi-core processor; Chip multi-processors; Patent document; Technology evolution
　　
　　1引言
　　
　　单芯片多处理器（多核处理器，Chip Multi-Processor），是在单个芯片上利用丰富的晶体管资源集成多个处理器核，通过多核并行执行的方式开发指令级、线程级等各个层次并行度来提高处理器性能。
　　由于仅仅提高单核芯片的速度会产生过多热量且无法带来相应的性能改善，以先前产品的那种运行速率，处理器产生的热量很快将超过太阳表面；即使是没有热量问题，其性价比也令人难以接受[1]。而多核处理器能通过划分任务，分配给多个内核并行执行线程，可以在相同的时间内完成更多的任务，从而大大提高了处理速度。然而如何能让多个内核协调工作，需要解决更多的问题，例如，多核之间如何进行通信，如何能在读写共享内存时不发生冲突和数据前后不一致的问题等。
　　本文在分析多核处理器中国专利的基础上，梳理多核技术的发展路线，探讨多核处理器设计中关键技术的演进过程，特别研究了不同阶段关键技术的创新点，预测技术发展趋势。
　　
　　2多核技术概述
　　
　　多核技术就是把多个处理器集成在一个芯片内，是对称多处理系统的延伸，设计的主要思想是通过简化超标量结构设计，将多个相对简单的超标量处理器核集成到一个芯片上，从而避免线延的影响，并充分开发线程级并行性，提高吞吐量。
　　多核处理器按照芯片上内核的组织结构分为同构多核处理器与异构多核处理器两种。
　　同构多核处理器就是在一个芯片上，以对等方式集成多个相同的处理器核，例如，AMD的A64X2 、IBM的Power PC等都是这种结构。同构多核处理器通过核之间的片内总线通信，降低了处理器间通信开销，并且利用Cache共享等方式进一步提高处理器间通信速度。
　　异构多核处理器就是在同一芯片上集成两种以上不同体系结构的处理器核，例如IBM和SONY最新推出的Cell芯片就属于异构多核处理器。这种方式的处理器通常由一个或多个通用处理器内核，和多个针对某些特定应用的高性能处理器构成。
　　这两种多核处理器中，同构多核处理器的通用性强，但是实现同样的并行度所需的晶体管开销大，而异构多核处理器的针对性更强，在某些特定应用中用较少的晶体管开销就可以得到高性能，但是通用性较差。
　　无论是同构多核处理器还是异构多核处理器，结构设计时主要考虑六大关键技术：维持缓存一致性技术、多核间的通信技术、线程/任务分配技术、存储器的组织方法（共享缓存和分级组织）、异常检测和异常恢复技术、低功耗技术。只有解决好这些关键技术，多核处理器才能充分发挥它的优势。
　　
　　3中国专利中的多核技术演进
　　
　　本文首先研究多核处理器的相关技术，根据初检结果，反复调整检索式，然后截止2008年11月16日结合美国专利分类号UPC和英文关键词检索出美国专利的中国同族，并结合中文关键词检索出中国的多核专利，然后对所有专利中的多处理器专利486件进一步分析，筛选出单芯片多处理器（即多核）的专利121件，通过分析每年申请的专利中多核技术的创新点，总结出同一技术的发展和演进的过程，梳理出多核技术的发展路线图，如图1所示。
　　
　　 从1985年的第一件单芯片多处理器专利至今的二十年间，多核技术就以其独特的优势成为发展的焦点。由图2多处理器系统与多核处理器专利年度申请量对比可知，从1985年到2004年间，多核处理器的专利只有19篇，但是多处理器系统的专利却有200篇，纵然这些专利没有应用于多核处理器，但为之后多核技术的发展奠定了基础；从2004年到2008年间，多核技术进入了蓬勃发展的时期，其专利总共有102篇，而多处理器系统的专利有247篇。多核处理器可以看作是一个芯片级的多处理器系统，是多处理机系统的“微缩版”，因此成熟的多处理器系统的设计对多核处理器的设计具有重要的参考价值，由此可见，2004年之前多处理器系统的技术为后来的多核的迅速发展做好了铺垫。
　　 从多核处理器结构类型的角度来分析，2007年前是以同构多核处理器的专利为主，而2007年和2008年则主要是有关异构多核处理器的专利。无论是同构多核还是异构多核，即使是同一个技术在不同的年份都有新的发展，专利也主要都集中在上述的六大关键技术上。下面我们首先分析具有开创性意义的第一件多核专利，然后以维持Cache一致性技术和核间通信技术为例，具体阐述技术发展历程。
　　
　　3.1 第一件多核专利分析
　　第一件中国多核专利文献的专利申请号为86102305，专利号为1010265，专利权人为霍尼韦尔，其优先权日为1985.4.11。它是一种集成在一个单片半导体芯片上的多处理器系统，该系统具有中央处理机（CPU）、科学指令处理机（SIP）以及商业指令处理机（CIP）的数据处理功能，图3展现了这个最早的多核处理器的结构[2]。可见早在1985年就已经有多核技术的雏形，该专利于1991年得到授权，但是1995由于未缴年费而使专利权终止，可见在1995年之后随着多核技术的兴起和成熟，该专利所起的作用逐渐减小。
　　
　　随着多核处理器的发展，维持Cache一致性技术、核间通信技术、线程分配、低功耗等技术凸现出其重要性，越来越多的专利集中在这些关键技术上。下面就以维持Cache一致性技术和核间通信技术为例，具体阐述技术发展历程。
　　
　　3.2 维持共享高速缓存（Cache）一致性的技术演进
　　处理器和主存间的速度差距是设计多核处理器时的一个突出矛盾，通常使用多级Cache来缓解，但是在多个内核通过共享Cache实现信息交换和同步的同时，带来了Cache 在不同核间数据的前后不一致的问题，因此解决好多个内核的共享Cache数据一致性成为设计的一个关键环节。
　　与传统片外多处理器系统类似，主要有两种方法来维持Cache一致性：总线监听（snooping）协议和目录（directory）协议。从2002年到2008年，在此技术的专利中，主要是根据设计时遇到的具体问题对上述两种协议提出的改进。
　　在2003年中国人民解放军国防科学技术大学申请的申请号为200310110565.7的专利中，对维持局部Cache一致性的技术提出了改进，针对访问节点个数受限和局部Cache一致性造成的访问冲突，采用转发总线和双环的结构（如图4所示），通过双环结构发布所属处理节点对于数据的访问信息，来获取和传播其他节点对数据的访问情况，并且借助转发总线完成Cache一致性的维护，此发明充分利用了芯片内部潜在的通信能力，使访问的冲突明显降低，通过较少的硬件开销解决了局部Cache一致性的问题[3]。该专利于2004年11月10日公开，2005年1月12日实质审查生效，并于2006年6月7日获得授权，可见该专利在多核处理器技术历程中获得法律状态变更的时间比较短，同时该专利在多核处理器技术中也获得了相应的法律效力。
　　 在2004年国际商业机器公司的申请号为200410044782.5的专利中，最早提出了用于非对称异构多核处理器中的缓存一致性技术，此专利采用的是对共享存储区域原子更新的方法。所谓原子更新，就是使用一种更原始的保留价加载和条件存储的技术，它保证共享存储区域被访问时，特别是连接到该共享存储器的其他主处理单元或I/O单元在读或写之前，该存储区域是完全更新和一致的，即对该存储区域完成原子命令或更新序列[4]。该专利于2006年9月6日获得授权。
　　
　　在使用基于总线监听协议时，各个Cache控制器通过监听总线，来判断自己是否包含总线上被请求的数据块，由于常常监听的是不产生请求的数据块，引起了内部总线上不必要的通信量，使得总线效率大大降低。在2005年英特尔公司的申请号为200510103704.2的专利中，提出了在不影响维持Cache一致性的情况下，使用高速缓存的状态信息来过滤监听请求，以减少不必要的通信量的方法[5]。该专利目前仍处于实审状态。
　　2006年国际商业机器公司的申请号为200680010151.9的专利中也提出了过滤监听请求的技术方案，此专利通过基于流寄存器组的比较逻辑实现的过滤监听，其中每个处理单元具有与其关联的本地高速缓冲存储器。该系统的监听过滤器设备与每个处理单元相关联，包括基于流处理器组、相关联的流寄存器以及实现过滤方法的至少一个监听过滤器基元[6]。在多个流寄存器组中，在任意时间点，至少一个流寄存器组是活动的并且被标记为历史。此外，监听过滤器块在操作上耦合于高速缓存反转检测逻辑，从而在高速缓存反转状况检测到之时，活动的流寄存器组内的内容被转换到历史流寄存器组中，并且至少一个活动的流寄存器组的内容被复位。每个过滤器基元实现了流寄存器比较逻辑，其确定所接收的监听请求将会被转发到处理器还是被丢弃，其结构如图5所示[6]。该专利目前还处于实审状态。
　　在2007年浙江大学的申请号为200710066929.4的专利中，针对异构多核处理器，提出了维持Cache一致性的方法。通过“写穿”和“写回”策略相结合，确保同一数据在多处理器内核的本地一级Cache和共享的二级Cache中的多个副本保持一致性。此方法适用于基于总线的异构多核体系处理器，把写穿和写回两种策略的优点结合在一起，减少了无效操作和总线流量，提高了总线的效率[7]。该专利目前还处于实审状态。
　　从上述的专利我们可以看出，无论是采用哪种协议都有其优势和缺点，针对不同的实际情况，选择好最优的策略，针对特殊的需求有所改进才能充分利用系统的资源，提高处理器的性能。
　　
　　3.3 核间通信的技术演进
　　除了上述的维持Cache一致性技术之外，多核间的通信是多核处理器设计中需要解决的另一个关键问题。多核处理器的各个CPU核心执行的程序之间需要进行数据共享与同步，因此其硬件结构必须支持核间通信，高效的通信机制是多核处理器高性能的重要保障。
　　目前主流的片上高效通信机制有两种，一种是基于总线共享的Cache结构，一种是基于片上的互连结构。总线共享Cache结构是指每个CPU内核拥有共享的二级或三级Cache，用于保存比较常用的数据，并通过连接核心的总线进行通信。基于片上互连的结构是指每个CPU核心具有独立的处理单元和Cache，各个CPU核心通过交叉开关或片上网络等方式连接在一起。各个CPU核心间通过消息通信[1]。
　　对于基于总线进行核间通信的方法，多个处理器连接到总线上，所有的处理器都通过总线读写公共存储器，这样容易发生总线冲突，使得处理速度降低。在2004年皇家飞利浦电子股份有限公司的申请号为200480026853.7的专利中，针对上述的问题提出了改进的方案，采用本地读/远程写的方案，防止一个必须写数据的处理器与必须经由共享资源向该处理器写数据的其他处理器之间发生总线冲突[8]。伴随着飞利浦芯片部门确定新公司名称为NXP，该专利于2007年12月21日，专利申请权由皇家飞利浦电子股份有限公司变更为NXP股份有限公司，并于2008年10月1日获得授权，可见该专利的价值。
　　此外，在2004年因芬尼昂技术股份公司还提出了适用于数据密集型应用的通信方法，在申请号为200410079814.5的专利中，使用了紧密耦合内存（TCM）来提高处理器间的通信速度，同时获得低电能消耗和小空间的需求[9]。该专利目前还处于实审状态。
　　早在2005年英特尔公司就提出了异构多核间通信的专利，申请号为200510023015.0，针对高速数据处理的应用，使用共享高速缓存和分时读写策略相结合的方法进行数据交换，其结构如图6所示。具有写数据请求的处理器内核将数据写入到高速缓存，该处理器内核通知另一个处理器内核已经准备好，然后第二个处理器内核直接从共享高速缓存中读取数据。在处理器内核之间传送的数据不需要写入到主存储器中或从主存储器中读出，避免了访问主存的延时，大大提高了数据存取的速度[10]。该专利目前还处于实审状态。
　　 直到2007年有关核间通信技术的专利大量涌现出来，大部分都是针对更为具体的应用提出的改进。例如，申请号为200710140490.5的专利提出了在处理器间有大批量数据传输时的通信方法，采用双端口的随机存储器（DPRAM）进行同步通信[11]。申请号为200710175336.1的专利通过变频来实现核间的同步通信。针对需要实时通信的应用，申请号为200710140630.9的专利解决了ARM核和DSP核实时通信的难题[12] [13]。此外，还有多核的不同操作系统之间的通信方法，大大降低了硬件开销和软件的移植成本，在申请号为200710160639.6的专利中有详细的解决方案[14]。
　　
　　2008年有两件专利都是异构多核间通信的解决方法，比较典型的是浙江大学的申请号为200810062164.1的专利，公开了一种片上通信互连组织层次的实现方法，它结合了异构多核体系结构的特点，设计了两条核间总线，分别为负责连接计算密集型核的计算总线与负责控制密集型核的控制总线，图7所示是此专利的控制-内存通道的结构图[15]。内存控制器被看作处理器核连接在总线上，从而统一了片内的处理器间、处理器与内存间的控制通信与数据存取通信，实现了主辅核间以总线形式进行的通信，有效提高了核间写作以及数据传输特性，具有很强的实用性。
　　 除上述的两大关键技术之外，其他的四个关键技术经历了类似的发展历程，从上面的多核技术演进图中，（图1）我们同样可以总结出这四个技术的发展历程，由于篇幅的限制在这里就不一一累述了。
　　
　　4小结
　　
　　本文通过检索中国的多核处理器专利并对其进行筛选和梳理，总结出多核的关键技术的发展历程。进而以两大关键技术为例，具体阐述了同一技术在不同时间段的发展变化。从1985年出现第一件多核处理器的雏形，到2007年涌现出大批量的异构多核处理器的专利，多核技术正逐步趋于完善。在维持Cache一致性技术上，由最初的整体结构和算法协议，发展到针对某种具体应用做出的改进，多核的关键技术逐渐成熟并被广泛应用。多核处理器经历了由两核到多核，由同构到异构的演进过程。多核技术以其并行度高、性能提高潜力大，适应了工业发展和商业应用的特点，因此得到广泛的应用。随着集成制造技术的发展，单个芯片上可以集成更多的处理器内核，众核（Many-core，通常指有16 或32 甚至更多核心的处理器。）成为高性能处理器发展的方向。
　　
　　 下期预告
　　了解多核处理器技术演进的基础上，纵观微处理器的技术发展，对专利文献深入挖掘，我们还能发现哪些更为值得深思的端倪？下期中，我们将以IBM、AMD和Intel在中国申请的微处理器相关专利为样本，分析微处理器技术演进，对比其各阶段技术研发的侧重点，分析各自的技术优势，预测其研发趋势，敬请期待。
　　
　　参考文献
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　　作者简介
　　张饶，工业和信息化部软件与集成电路促进中心专利分析师，研究方向为无线通信技术和微处理器的研究与设计，主要从事多核处理器技术领域的专利分析。
　　武晓岛，工业和信息化部软件与集成电路促进中心专利分析师，计算机应用技术专业，主要从事高端通用芯片技术领域的专利分析。
　　谢学军，工业和信息化部软件与集成电路促进中心主任助理，微电子学与固体电子学专业博士，知识产权司法鉴定人，负责建立国家IP核库，IP核评测与验证系统，承担科技部863项目“IP评测及规范化技术研究”，参与国家知识产权战略规划中的“集成电路知识产权战略研究”的撰写，参与2006年电子发展基金项目“集成电路知识产权分析”，承接“国家软件与集成电路公共服务平台”中集成电路子平台建设。